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  標(biāo)簽： description implements Creation Original

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• This Verilog HDL description implements a UART.免費(fèi)下載

  資源簡(jiǎn)介：This Verilog HDL description implements a UART.

  標(biāo)簽： description implements Verilog This

  上傳時(shí)間： 2013-12-17

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  標(biāo)簽： representation Magnitude the magnitude

  上傳時(shí)間： 2013-12-24

  上傳用戶：金宜

• This document is a simplified version of the Original. This version is not required to be treated as免費(fèi)下載

  資源簡(jiǎn)介：This document is a simplified version of the Original. This version is not required to be treated as confidential and Non Disclosure Agreement with neither the 3C LLC nor the SDA is required. Reproduction in whole or in part is prohibited...

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  上傳時(shí)間： 2014-12-08

  上傳用戶：zhangyi99104144

• this is a verilog hdl language referance book , tell you the basic useage of this language.免費(fèi)下載

  資源簡(jiǎn)介：this is a verilog hdl language referance book , tell you the basic useage of this language.

  標(biāo)簽： language this referance verilog

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  資源簡(jiǎn)介：this a Uart source code using Verilog.

  標(biāo)簽： Verilog source using this

  上傳時(shí)間： 2016-05-19

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• this a book about the verilog-hdl design and circuit simulation and synthesize example免費(fèi)下載

  資源簡(jiǎn)介：this a book about the verilog-hdl design and circuit simulation and synthesize example

  標(biāo)簽： verilog-hdl simulation synthesize and

  上傳時(shí)間： 2016-11-03

  上傳用戶：GavinNeko

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  標(biāo)簽： Verilog HDL 10149 description

  上傳時(shí)間： 2017-02-18

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• 《Verilog HDL 硬件描述語(yǔ)言》免費(fèi)下載

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  標(biāo)簽： nbsp Verilog HDL 硬件描述語(yǔ)言

  上傳時(shí)間： 2013-07-02

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• 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

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  標(biāo)簽： Verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-11-10

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  資源簡(jiǎn)介：·Verilog?HDL:?A?Guide?to?Digital?Design?and??

  標(biāo)簽： nbsp Verilog Digital Design

  上傳時(shí)間： 2013-04-24

  上傳用戶：誰(shuí)偷了我的麥兜

• Verilog HDL Synthesis, A Practical Primer免費(fèi)下載

  資源簡(jiǎn)介：·Verilog HDL Synthesis, A Practical Primer

  標(biāo)簽： nbsp Synthesis Practical Verilog

  上傳時(shí)間： 2013-04-24

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  資源簡(jiǎn)介：This package is a special version of the Reed-Solomon package

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  上傳時(shí)間： 2014-12-03

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  上傳時(shí)間： 2013-12-22

  上傳用戶：希醬大魔王

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  資源簡(jiǎn)介：Lattice公司的A Verilog HDL Test Bench Primer應(yīng)用手冊(cè)

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  上傳時(shí)間： 2015-04-25

  上傳用戶：宋桃子

• 硬件uart源程序verilog HDL免費(fèi)下載

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  上傳時(shí)間： 2015-04-25

  上傳用戶：pompey

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  上傳時(shí)間： 2015-04-26

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• UART verilog hdl 實(shí)現(xiàn)免費(fèi)下載

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  上傳時(shí)間： 2014-01-11

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  上傳時(shí)間： 2013-12-12

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  上傳時(shí)間： 2013-12-28

  上傳用戶：lizhizheng88

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  上傳時(shí)間： 2015-07-14

  上傳用戶：熊少鋒

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  上傳時(shí)間： 2014-08-10

  上傳用戶：coeus

• Verilog HDL Synthesis, A Practical Primer 學(xué)習(xí)Verilog HDL一本很不錯(cuò)的英文書免費(fèi)下載

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  上傳時(shí)間： 2016-01-19

  上傳用戶：hongmo

• 占用資源少的verilog HDL uart接口；采用固定波特率115200免費(fèi)下載

  資源簡(jiǎn)介：占用資源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分頻來(lái)修改波特率，模式為1個(gè)啟始位，8位數(shù)據(jù)位，1個(gè)停止位；帶1字節(jié)緩存；當(dāng)緩存空時(shí)輸出空信號(hào)

  標(biāo)簽： verilog 115200 uart HDL

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  標(biāo)簽： document This description Reference

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• 實(shí)現(xiàn)簡(jiǎn)單的UART功能,在QUARTUS4.0下編譯通過,采用VERILOG HDL編寫.免費(fèi)下載

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  標(biāo)簽： QUARTUS VERILOG UART 4.0

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  資源簡(jiǎn)介：this is a vhdl version of MiniUART implementation

  標(biāo)簽： implementation MiniUART version this

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• UART轉(zhuǎn)I2C的Verilog HDL代碼免費(fèi)下載

  資源簡(jiǎn)介：UART轉(zhuǎn)I2C的Verilog HDL代碼，由北京郵電大學(xué)《VerilogHDL設(shè)計(jì)與EDA技術(shù)基礎(chǔ)》教師編寫

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• uart串口通信程序 用VERILOG HDL　編寫　可以有效應(yīng)用于FPGA上免費(fèi)下載

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  標(biāo)簽： VERILOG uart FPGA HDL

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• UART實(shí)驗(yàn)Verilog HDL代碼免費(fèi)下載

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