加法器 用VerilogHDL實(shí)現(xiàn)加羅華域加法器
資源簡(jiǎn)介：加法器 用VerilogHDL實(shí)現(xiàn)加羅華域加法器
上傳時(shí)間： 2016-08-22
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資源簡(jiǎn)介：精通verilog HDL語言編程源碼之3--伽羅華域乘法器設(shè)計(jì)
上傳時(shí)間： 2013-12-18
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資源簡(jiǎn)介：RS(204,188)譯碼器的設(shè)計(jì) 異步FIFO設(shè)計(jì) 偽隨即序列應(yīng)用設(shè)計(jì) CORDIC數(shù)字計(jì)算機(jī)的設(shè)計(jì) CIC的設(shè)計(jì) 除法器的設(shè)計(jì) 加羅華域的乘法器設(shè)計(jì)
上傳時(shí)間： 2017-01-24
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資源簡(jiǎn)介：用VHDL編的兩位BCD加法器用VHDL編的兩位BCD加法器
上傳時(shí)間： 2016-07-12
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資源簡(jiǎn)介：用matlab實(shí)現(xiàn)帶有動(dòng)畫演示的加爾頓頂板演示，第一次matlab實(shí)驗(yàn)。
上傳時(shí)間： 2017-06-24
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資源簡(jiǎn)介：伽勒華域乘法器用于RS編碼中，用VerilogHDL語言實(shí)現(xiàn)
上傳時(shí)間： 2013-12-25
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資源簡(jiǎn)介：用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
上傳時(shí)間： 2013-10-28
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資源簡(jiǎn)介：用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
上傳時(shí)間： 2015-01-02
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資源簡(jiǎn)介：一個(gè)用VerilogHDL語言編寫的8X8的乘法器
上傳時(shí)間： 2015-07-22
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資源簡(jiǎn)介：在AlTEA的DE2平臺(tái)上用VerilogHDL實(shí)現(xiàn)的VGA控制模塊
上傳時(shí)間： 2015-10-01
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資源簡(jiǎn)介：用VerilogHDL實(shí)現(xiàn)的產(chǎn)生Sine波形全部程序 個(gè)人驗(yàn)證后收藏的。
上傳時(shí)間： 2014-11-18
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資源簡(jiǎn)介：用vc實(shí)現(xiàn)德羅斯放塊游戲 用vc實(shí)現(xiàn)德羅斯放塊游戲
上傳時(shí)間： 2014-11-05
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資源簡(jiǎn)介：Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
上傳時(shí)間： 2013-12-27
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資源簡(jiǎn)介：用 VerilogHDL實(shí)現(xiàn)SPI總線的程序
上傳時(shí)間： 2013-12-10
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資源簡(jiǎn)介：原創(chuàng)：VxWorks 動(dòng)態(tài)加載的應(yīng)用 實(shí)現(xiàn)目標(biāo)模塊的動(dòng)態(tài)加載有很多中方法，如在主機(jī)環(huán)境的界面上通過在目標(biāo)模塊上單擊鼠標(biāo)右鍵，選擇“Download 文件名”；也可以通過wShell和GDB命令行窗口實(shí)現(xiàn)。本文通過tshell下使用ld( )、 loadModule( )、loadModuleAt( )中一...
上傳時(shí)間： 2013-12-29
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資源簡(jiǎn)介：伽羅華域GF（q）乘法器verilog設(shè)計(jì).rar
上傳時(shí)間： 2017-09-20
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資源簡(jiǎn)介：Quartus2實(shí)現(xiàn)的四位進(jìn)制并行加法器 用VHDL語言實(shí)現(xiàn)
上傳時(shí)間： 2016-05-30
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資源簡(jiǎn)介：這是用VHDL實(shí)現(xiàn)的8位加法器，對(duì)新手有點(diǎn)幫助。
上傳時(shí)間： 2014-01-05
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資源簡(jiǎn)介：用JAVA實(shí)現(xiàn)的DES加解密算法代碼
上傳時(shí)間： 2014-11-26
上傳用戶：kytqcool
資源簡(jiǎn)介：用java實(shí)現(xiàn)浮點(diǎn)數(shù)加減乘除四則混合運(yùn)算，矩陣加法，減法，與數(shù)乘，與數(shù)除，兩個(gè)矩陣相乘，轉(zhuǎn)置，逆陣，產(chǎn)生單位陣，操作數(shù)與變量的轉(zhuǎn)換，操作數(shù)取反，棧的一些基本操作。
上傳時(shí)間： 2013-12-12
上傳用戶：wendy15
資源簡(jiǎn)介：VHDL實(shí)現(xiàn)的超前進(jìn)位加法器
上傳時(shí)間： 2015-03-04
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資源簡(jiǎn)介：用C++實(shí)現(xiàn)的 用鏈表實(shí)現(xiàn)無限大整數(shù)的加減運(yùn)算,
上傳時(shí)間： 2014-11-27
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資源簡(jiǎn)介：一個(gè)很不錯(cuò)的例子,實(shí)現(xiàn)的是4bit的加減乘除,用modelsim做的仿真.
上傳時(shí)間： 2015-04-08
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資源簡(jiǎn)介：RSA MD5加解密算法,用c++實(shí)現(xiàn),核心部分是c的代碼,完全跨平臺(tái)
上傳時(shí)間： 2014-01-03
上傳用戶：趙云興
資源簡(jiǎn)介：該程序用C語言實(shí)現(xiàn)了大整數(shù)的加減乘除運(yùn)算
上傳時(shí)間： 2015-05-28
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資源簡(jiǎn)介：有關(guān)于des的加解密算法的實(shí)現(xiàn)..是用java語言來編寫的。.
上傳時(shí)間： 2013-12-27
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資源簡(jiǎn)介：JAVA寫計(jì)算器 用堆棧實(shí)現(xiàn) 實(shí)現(xiàn)了小數(shù)的加減乘除，乘方，取模，括號(hào)
上傳時(shí)間： 2013-12-22
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資源簡(jiǎn)介：用VB實(shí)現(xiàn)的文件加解密程序。。通過點(diǎn)選.exe文件就可正常運(yùn)行
上傳時(shí)間： 2013-12-30
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資源簡(jiǎn)介：一個(gè)用VC++實(shí)現(xiàn)的愷撒算法?？梢詫?shí)現(xiàn)加解密的功能。
上傳時(shí)間： 2015-11-02
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資源簡(jiǎn)介：sysbase 12 用程序?qū)崿F(xiàn)加卸載數(shù)據(jù)。
上傳時(shí)間： 2013-12-19
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