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• 15個(gè)IP核免費(fèi)下載

  資源簡(jiǎn)介：15個(gè)IP核，很難找到的東西，找了很久得東西

  標(biāo)簽： IP核

  上傳時(shí)間： 2016-06-09

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• altera的15個(gè)IP核的源碼免費(fèi)下載

  資源簡(jiǎn)介：altera的15個(gè)IP核的源碼，可能有用

  標(biāo)簽： altera IP核 源碼

  上傳時(shí)間： 2016-10-03

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• 里面包含15個(gè)altera的IP核的源代碼,包括I2C免費(fèi)下載

  資源簡(jiǎn)介：里面包含15個(gè)altera的IP核的源代碼,包括I2C，UART，VGA_SYN

  標(biāo)簽： altera I2C IP核 源代碼

  上傳時(shí)間： 2013-12-24

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• 15個(gè)免費(fèi)的IP核免費(fèi)下載

  資源簡(jiǎn)介：15個(gè)免費(fèi)的IP核，可以直接利用到自己的工程中。

  標(biāo)簽： IP核

  上傳時(shí)間： 2017-05-24

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• 這里有幾個(gè)免費(fèi)的 IP核 供大家參考學(xué)習(xí)免費(fèi)下載

  資源簡(jiǎn)介：這里有幾個(gè)免費(fèi)的 IP核 供大家參考學(xué)習(xí)

  標(biāo)簽： IP核 家

  上傳時(shí)間： 2014-11-10

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• 如何仿真IP核(建立modelsim仿真庫(kù)完整解析)免費(fèi)下載

  資源簡(jiǎn)介：　　IP核生成文件：（Xilinx/Altera 同） 　　IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_f...

  標(biāo)簽： modelsim 仿真 IP核 仿真庫(kù)

  上傳時(shí)間： 2013-10-20

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• 15個(gè)Altera的IP的源碼免費(fèi)下載

  資源簡(jiǎn)介：15個(gè)Altera的IP的源碼，嵌入式開發(fā)必備

  標(biāo)簽： Altera 源碼

  上傳時(shí)間： 2013-12-21

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• IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用免費(fèi)下載

  資源簡(jiǎn)介：IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則 asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx ...

  標(biāo)簽： ip IP核 生成器 比較

  上傳時(shí)間： 2014-01-05

  上傳用戶：頂?shù)弥?/p>

• 探討RISC32處理器設(shè)計(jì)中三個(gè)關(guān)鍵問(wèn)題包括多媒體指令集擴(kuò)展設(shè)計(jì)、流水線微結(jié)構(gòu)優(yōu)化設(shè)計(jì)以及使RISC32成為一個(gè)真正IP核的其他相關(guān)設(shè)計(jì)問(wèn)題免費(fèi)下載

  資源簡(jiǎn)介：探討RISC32處理器設(shè)計(jì)中三個(gè)關(guān)鍵問(wèn)題包括多媒體指令集擴(kuò)展設(shè)計(jì)、流水線微結(jié)構(gòu)優(yōu)化設(shè)計(jì)以及使RISC32成為一個(gè)真正IP核的其他相關(guān)設(shè)計(jì)問(wèn)題

  標(biāo)簽： RISC 32 IP核 處理器

  上傳時(shí)間： 2014-08-09

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• 15個(gè)Altera的IP的源碼.15個(gè)Altera的IP的源碼免費(fèi)下載

  資源簡(jiǎn)介：15個(gè)Altera的IP的源碼.15個(gè)Altera的IP的源碼

  標(biāo)簽： Altera 源碼 15

  上傳時(shí)間： 2013-12-17

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• 15個(gè)Altera的IP的源碼,給大家分享下。免費(fèi)下載

  資源簡(jiǎn)介：15個(gè)Altera的IP的源碼,給大家分享下。

  標(biāo)簽： Altera 源碼 家 分

  上傳時(shí)間： 2014-11-29

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• 基于NIOS的CF卡應(yīng)用(包括了軟件和硬件),ALTERA的IP庫(kù)中只提供了底層的硬件寄存器描述頭文件.這是個(gè)基于IP核HAL的軟件,以及相應(yīng)的硬件設(shè)計(jì)示例.免費(fèi)下載

  資源簡(jiǎn)介：基于NIOS的CF卡應(yīng)用(包括了軟件和硬件),ALTERA的IP庫(kù)中只提供了底層的硬件寄存器描述頭文件.這是個(gè)基于IP核HAL的軟件,以及相應(yīng)的硬件設(shè)計(jì)示例.

  標(biāo)簽： ALTERA NIOS HAL 軟件

  上傳時(shí)間： 2016-10-16

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• 十五個(gè)免費(fèi)的IP核大家可以嘗試測(cè)試與修改免費(fèi)下載

  資源簡(jiǎn)介：十五個(gè)免費(fèi)的IP核大家可以嘗試測(cè)試與修改，多多利用

  標(biāo)簽： IP核 家 修改 測(cè)試

  上傳時(shí)間： 2014-12-01

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• 15個(gè)Altera的IP的源碼免費(fèi)下載

  資源簡(jiǎn)介：15個(gè)Altera的IP的源碼，很不錯(cuò)的，學(xué)習(xí)的好資料，哈哈

  標(biāo)簽： Altera 源碼

  上傳時(shí)間： 2017-09-02

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• 滑塊設(shè)計(jì) 15個(gè)免費(fèi)下載

  資源簡(jiǎn)介：滑塊設(shè)計(jì) 15個(gè)

  標(biāo)簽：

  上傳時(shí)間： 2013-04-15

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• 工程測(cè)試技術(shù)基礎(chǔ)課件 15個(gè) 26.9 ppt版免費(fèi)下載

  資源簡(jiǎn)介：工程測(cè)試技術(shù)基礎(chǔ)課件 15個(gè) 26.9 ppt版

  標(biāo)簽： 26.9 工程 測(cè)試

  上傳時(shí)間： 2013-04-15

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• USB20設(shè)備控制器IP核的設(shè)計(jì)與FPGA驗(yàn)證.rar免費(fèi)下載

  資源簡(jiǎn)介：隨著計(jì)算機(jī)及其外圍設(shè)備的發(fā)展，傳統(tǒng)的并行接口和串行接口在靈活性和接口擴(kuò)展等方面存在的缺陷愈來(lái)愈不可回避，并逐漸成為計(jì)算機(jī)通信的瓶頸。在這種情況下，通用串行總線(Universal Serial Bus，USB)誕生了。USB由于具有傳輸速率高、價(jià)格便宜、使用方便、靈活...

  標(biāo)簽： FPGA USB 20

  上傳時(shí)間： 2013-06-30

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• 基于FPGA的GPIB控制器的IP核設(shè)計(jì).rar免費(fèi)下載

  資源簡(jiǎn)介：當(dāng)前，片上系統(tǒng)(SOC)已成為系統(tǒng)實(shí)現(xiàn)的主流技術(shù)。流片風(fēng)險(xiǎn)與費(fèi)用增加、上市時(shí)間壓力加大、產(chǎn)品功能愈加復(fù)雜等因素使得SOC產(chǎn)業(yè)逐漸劃分為IP提供者、SOC設(shè)計(jì)服務(wù)者和芯片集成者三個(gè)層次。SOC設(shè)計(jì)已走向基于IP集成的平臺(tái)設(shè)計(jì)階段，經(jīng)過(guò)嚴(yán)格驗(yàn)證質(zhì)量可靠的IP核成為...

  標(biāo)簽： FPGA GPIB 控制器

  上傳時(shí)間： 2013-06-12

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• 基于FPGA的8051單片機(jī)IP核設(shè)計(jì)及應(yīng)用.rar免費(fèi)下載

  資源簡(jiǎn)介：單片微型計(jì)算機(jī)(單片機(jī))是將微處理器CPU、程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器、定時(shí)/計(jì)數(shù)器、輸入/輸出并行接口等集成在一起。由于單片機(jī)具有專門為嵌入式系統(tǒng)設(shè)計(jì)的體系結(jié)構(gòu)與指令系統(tǒng)，所以它最能滿足嵌入式系統(tǒng)的應(yīng)用要求。Intel公司生產(chǎn)的MCS-51系列單片機(jī)是我國(guó)目前...

  標(biāo)簽： FPGA 8051 單片機(jī)

  上傳時(shí)間： 2013-06-21

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• 基于FPGA的8051單片機(jī)IP核設(shè)計(jì)及應(yīng)用免費(fèi)下載

  資源簡(jiǎn)介：單片微型計(jì)算機(jī)(單片機(jī))是將微處理器CPU、程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器、定時(shí)/計(jì)數(shù)器、輸入/輸出并行接口等集成在一起。由于單片機(jī)具有專門為嵌入式系統(tǒng)設(shè)計(jì)的體系結(jié)構(gòu)與指令系統(tǒng)，所以它最能滿足嵌入式系統(tǒng)的應(yīng)用要求。Intel公司生產(chǎn)的MCS-51系列單片機(jī)是我國(guó)目前...

  標(biāo)簽： FPGA 8051 單片機(jī) IP核

  上傳時(shí)間： 2013-04-24

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• 基于FPGA的GPIB控制器的IP核設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：當(dāng)前，片上系統(tǒng)(SOC)已成為系統(tǒng)實(shí)現(xiàn)的主流技術(shù)。流片風(fēng)險(xiǎn)與費(fèi)用增加、上市時(shí)間壓力加大、產(chǎn)品功能愈加復(fù)雜等因素使得SOC產(chǎn)業(yè)逐漸劃分為IP提供者、SOC設(shè)計(jì)服務(wù)者和芯片集成者三個(gè)層次。SOC設(shè)計(jì)已走向基于IP集成的平臺(tái)設(shè)計(jì)階段，經(jīng)過(guò)嚴(yán)格驗(yàn)證質(zhì)量可靠的IP核成為...

  標(biāo)簽： FPGA GPIB 控制器 IP核

  上傳時(shí)間： 2013-04-24

  上傳用戶：rockjablew

• 雷達(dá)信號(hào)處理在FPGA中的IP核免費(fèi)下載

  資源簡(jiǎn)介：隨著雷達(dá)信號(hào)處理技術(shù)的不斷發(fā)展，通用化、系統(tǒng)化、模塊化的設(shè)計(jì)標(biāo)準(zhǔn)日益受到人們的重視，而FPGA和可復(fù)用IP核技術(shù)的發(fā)展使之成為可能。文中從三個(gè)方面進(jìn)行IP內(nèi)核的開發(fā)，一是采用硬件描述語(yǔ)言實(shí)現(xiàn)雷達(dá)信號(hào)處理IP核設(shè)計(jì)；二...

  標(biāo)簽： FPGA 雷達(dá)信號(hào)處理 IP核

  上傳時(shí)間： 2013-05-21

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• 基于FPGA的DDS IP核設(shè)計(jì)方案免費(fèi)下載

  資源簡(jiǎn)介：以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用...

  標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案

  上傳時(shí)間： 2013-12-22

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• 如何仿真IP核(建立modelsim仿真庫(kù)完整解析)免費(fèi)下載

  資源簡(jiǎn)介：　　IP核生成文件：（Xilinx/Altera 同） 　　IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_f...

  標(biāo)簽： modelsim 仿真 IP核 仿真庫(kù)

  上傳時(shí)間： 2013-11-02

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• FFT變換的IP核的源代碼 VHDL~免費(fèi)下載

  資源簡(jiǎn)介：FFT變換的IP核的源代碼 VHDL~

  標(biāo)簽： VHDL FFT 變換 IP核

  上傳時(shí)間： 2015-03-15

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• 一個(gè)德國(guó)人用匯編寫的基于15個(gè)采樣點(diǎn)的dcc編碼器免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)德國(guó)人用匯編寫的基于15個(gè)采樣點(diǎn)的dcc編碼器

  標(biāo)簽： dcc 匯編 采樣 編碼器

  上傳時(shí)間： 2015-04-16

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• 關(guān)于FPGA的一些常識(shí)及含IP核的VHDL設(shè)計(jì)源代碼。免費(fèi)下載

  資源簡(jiǎn)介：關(guān)于FPGA的一些常識(shí)及含IP核的VHDL設(shè)計(jì)源代碼。

  標(biāo)簽： FPGA VHDL 常識(shí) IP核

  上傳時(shí)間： 2013-12-11

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• VHDL中IP核之參數(shù)化加減法器中文使用介紹免費(fèi)下載

  資源簡(jiǎn)介：VHDL中IP核之參數(shù)化加減法器中文使用介紹

  標(biāo)簽： VHDL IP核 參數(shù) 減法器

  上傳時(shí)間： 2014-01-15

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• Xilinx FPGA 的IP核免費(fèi)下載

  資源簡(jiǎn)介：Xilinx FPGA 的IP核，實(shí)現(xiàn)FFT功能的

  標(biāo)簽： Xilinx FPGA IP核

  上傳時(shí)間： 2013-12-12

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• 8051的VHDL IP核免費(fèi)下載

  資源簡(jiǎn)介：8051的VHDL IP核，很不錯(cuò)的東西

  標(biāo)簽： 8051 VHDL IP核

  上傳時(shí)間： 2014-01-09

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