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• 設(shè)計CPU方法及流程！VERILOG hdl免費下載

  資源簡介：設(shè)計CPU方法及流程！VERILOG hdl

  標簽： VERILOG CPU hdl 流程

  上傳時間： 2016-03-30

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• 指令譯碼電路的設(shè)計。 主要用在數(shù)字電路的設(shè)計中。 所用語言為VERILOG hdl.免費下載

  資源簡介：指令譯碼電路的設(shè)計。 主要用在數(shù)字電路的設(shè)計中。 所用語言為VERILOG hdl.

  標簽： VERILOG hdl 指令 譯碼電路

  上傳時間： 2015-05-02

  上傳用戶：h886166

• 一個簡單聊天室的實現(xiàn),通過對ASP的腳本語言,ASP的內(nèi)置對象,ASP與數(shù)據(jù)庫的連接等技術(shù)的分析,探討了建立聊天室的設(shè)計思想,方法及設(shè)計過程,詳細地分析了各個模塊的功能及實現(xiàn)方法.免費下載

  資源簡介：一個簡單聊天室的實現(xiàn),通過對ASP的腳本語言,ASP的內(nèi)置對象,ASP與數(shù)據(jù)庫的連接等技術(shù)的分析,探討了建立聊天室的設(shè)計思想,方法及設(shè)計過程,詳細地分析了各個模塊的功能及實現(xiàn)方法.

  標簽： ASP 分 腳本 內(nèi)置

  上傳時間： 2017-09-04

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• VERILOG hdl 數(shù)字設(shè)計教程(賀敬凱)免費下載

  資源簡介：　　VERILOG hdl 數(shù)字設(shè)計教程【作者：賀敬凱；出版社：西安電子科技大學(xué)出版社】（本資料為ppt） 　　內(nèi)容簡介：介紹了VERILOG hdl語言，狀態(tài)機設(shè)計，仿真，還有好幾個可綜合設(shè)計的舉例，除了常見的，還有空調(diào)控制器的設(shè)計，飲料自動售賣機的設(shè)計，AD采樣控...

  標簽： VERILOG hdl 數(shù)字設(shè)計 教程

  上傳時間： 2015-01-01

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• 設(shè)計與驗證VERILOG hdl（吳繼華）免費下載

  資源簡介：　　設(shè)計與驗證VERILOG hdl【作者：王誠、吳繼華；出版社：人民郵電出版社】 　　本書以實例講解的方式對hdl語言的設(shè)計方法進行介紹。全書共分9章，第1章至第3章主要介紹了VERILOG hdl語言的基本概念、設(shè)計流程、語法及建模方式等。

  標簽： VERILOG hdl

  上傳時間： 2013-11-19

  上傳用戶：bjgaofei

• 這是一個VERILOG hdl編寫的RISC CPU的程序免費下載

  資源簡介：這是一個VERILOG hdl編寫的RISC CPU的程序，該程序共10個子程序，實現(xiàn)了簡單的RISC CPU，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計方法。該程序通過了modelsim仿真驗證。

  標簽： VERILOG RISC hdl CPU

  上傳時間： 2015-03-26

  上傳用戶：qiao8960

• 基于VERILOG-hdl的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計的思路與流程 　　9.免費下載

  資源簡介：基于VERILOG-hdl的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計的思路與流程 　　9.2.3 LCD顯示單元的硬件實現(xiàn) 　　9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 　　9.2.5 task的使用...

  標簽： VERILOG-hdl LCD 9.2 顯示單元

  上傳時間： 2014-06-23

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• 第一章 數(shù)字信號處理、計算、程序、 算法和硬線邏輯的基本概念 第二章 VERILOG hdl設(shè)計方法概述 第三章 VERILOG hdl的基本語法 第四章 不同抽象級別的VERILOG hdl免費下載

  資源簡介：第一章 數(shù)字信號處理、計算、程序、 算法和硬線邏輯的基本概念 第二章 VERILOG hdl設(shè)計方法概述 第三章 VERILOG hdl的基本語法 第四章 不同抽象級別的VERILOG hdl模型 第五章 基本運算邏輯和它們的VERILOG hdl模型 第六章 運算和數(shù)據(jù)流動控制邏輯

  標簽： VERILOG hdl 數(shù)字信號處理 基本概念

  上傳時間： 2014-01-27

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• 基于VERILOG-hdl的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關(guān)系 　　9.1.2 流程圖的設(shè)計 　　9.1.3 系統(tǒng)功能描述 　　免費下載

  資源簡介：基于VERILOG-hdl的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關(guān)系 　　9.1.2 流程圖的設(shè)計 　　9.1.3 系統(tǒng)功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時模塊的詳細描述及仿真 　　9.1.6 功能模塊VERILOG-hdl描述...

  標簽： VERILOG-hdl 9.1 功能描述

  上傳時間： 2015-09-16

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• 基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、VERILOG hdl、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現(xiàn)了《電子線路設(shè)計&免費下載

  資源簡介：基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、VERILOG hdl、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現(xiàn)了《電子線路設(shè)計&#8226 測試&#8226 實驗》課程中多功能數(shù)字鐘實驗所要求的所有功能和其它一些擴展功能。包括：基本功能——...

  標簽： Cyclone VERILOG Altera 144C

  上傳時間： 2015-09-27

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• 第一章 數(shù)字信號處理、計算、程序、算法和硬線邏輯的基本概念 第二章 VERILOG hdl設(shè)計方法概述 第三章 VERILOG hdl的基本語法 第四章 不同抽象級別的VERILOG hdl模型免費下載

  資源簡介：第一章 數(shù)字信號處理、計算、程序、算法和硬線邏輯的基本概念 第二章 VERILOG hdl設(shè)計方法概述 第三章 VERILOG hdl的基本語法 第四章 不同抽象級別的VERILOG hdl模型 第五章 基本運算邏輯和它們的VERILOG hdl模型 第六章 運算和數(shù)據(jù)流動控制邏輯 第七章...

  標簽： VERILOG hdl 數(shù)字信號處理 基本概念

  上傳時間： 2016-02-08

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• 這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了VERILOG hdl 語言的一些基本知識免費下載

  資源簡介：這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了VERILOG hdl 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌 hdl 設(shè)計方法，初步了解并掌握VERILOG hdl語言的基本要素，能夠讀懂簡單的設(shè)計代碼并 夠進行一些簡單設(shè)計的VERILOG hdl建模。

  標簽： VERILOG hdl 華為 培訓(xùn)教程

  上傳時間： 2016-05-20

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• 《VERILOG hdl 程序設(shè)計教程》及配套源碼免費下載

  資源簡介：《VERILOG hdl 程序設(shè)計教程》及配套源碼

  標簽： VERILOG hdl 程序設(shè)計 教程

  上傳時間： 2016-07-25

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• 這個文件中使用VERILOG hdl簡單的利用基本運算實現(xiàn)了微型的CPU設(shè)計開發(fā)過程免費下載

  資源簡介：這個文件中使用VERILOG hdl簡單的利用基本運算實現(xiàn)了微型的CPU設(shè)計開發(fā)過程

  標簽： VERILOG hdl CPU 運算

  上傳時間： 2016-08-24

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• 16階FIR濾波器--本設(shè)計用VERILOG hdl語言串行DA算法實現(xiàn)16階有限頻率響應(yīng)濾波器！免費下載

  資源簡介：16階FIR濾波器--本設(shè)計用VERILOG hdl語言串行DA算法實現(xiàn)16階有限頻率響應(yīng)濾波器！

  標簽： VERILOG FIR hdl 濾波器

  上傳時間： 2016-11-26

  上傳用戶：moshushi0009

• 從算法設(shè)計到硬線邏輯的實現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的VERILOG hdl設(shè)計技術(shù)和方法免費下載

  資源簡介：從算法設(shè)計到硬線邏輯的實現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的VERILOG hdl設(shè)計技術(shù)和方法，結(jié)合DSP算法介紹VERILOG hdl 設(shè)計。

  標簽： VERILOG hdl 算法設(shè)計 數(shù)字邏輯

  上傳時間： 2016-12-16

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• C 語言硬件編程的一點基本語法及程序設(shè)計流程！免費下載

  資源簡介：C 語言硬件編程的一點基本語法及程序設(shè)計流程！

  標簽： 語言 硬件編程 流程 程序設(shè)計

  上傳時間： 2014-12-21

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• C 語言硬件編程的一點基本語法及程序設(shè)計流程！免費下載

  資源簡介：C 語言硬件編程的一點基本語法及程序設(shè)計流程！

  標簽： 語言 硬件編程 流程 程序設(shè)計

  上傳時間： 2014-01-25

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• C 語言硬件編程的一點基本語法及程序設(shè)計流程！免費下載

  資源簡介：C 語言硬件編程的一點基本語法及程序設(shè)計流程！

  標簽： 語言 硬件編程 流程 程序設(shè)計

  上傳時間： 2016-12-30

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• C 語言硬件編程的一點基本語法及程序設(shè)計流程！免費下載

  資源簡介：C 語言硬件編程的一點基本語法及程序設(shè)計流程！

  標簽： 語言 硬件編程 流程 程序設(shè)計

  上傳時間： 2016-12-30

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• 詳細闡述了fir濾波器的設(shè)計原理及利用matlab軟件進行仿真和參數(shù)設(shè)計的方法！免費下載

  資源簡介：詳細闡述了fir濾波器的設(shè)計原理及利用matlab軟件進行仿真和參數(shù)設(shè)計的方法！

  標簽： matlab fir 濾波器 仿真

  上傳時間： 2014-01-09

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• VERILOG-hdl的數(shù)字系統(tǒng)設(shè)計入門教程CPLD篇免費下載

  資源簡介：本教程的目的是為了幫助大家進行實戰(zhàn)演練，熟悉軟硬件的相關(guān)知識，而不是為了講解 VERILOG hdl語言。所以在學(xué)習(xí)本教程之前，大家應(yīng)先學(xué)習(xí)VERILOG hdl的基本語法知識和編程思想，我也寫過一個關(guān)于VERILOG hdl學(xué)習(xí)建議的文章，大家可以看一下：http://www.5ifpg...

  標簽： VERILOG-hdl 數(shù)字系統(tǒng) cpld

  上傳時間： 2022-07-18

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• 基于VERILOG hdl語言的FPGA設(shè)計免費下載

  資源簡介：采用 VERILOG hdl 語言在Altera 公司的FPGA 芯片上實現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計,以及在與其它各種數(shù)字邏輯設(shè)計方法的比較下,顯示出使用VERILOG

  標簽： VERILOG FPGA hdl 語言

  上傳時間： 2013-07-06

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• 基于VERILOG hdl設(shè)計的多功能數(shù)字鐘免費下載

  資源簡介：本文利用VERILOG hdl 語言自頂向下的設(shè)計方法設(shè)計多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點，并通過Altera QuartusⅡ 4.1 和ModelSim

  標簽： VERILOG hdl 多功能 數(shù)字

  上傳時間： 2013-07-21

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• VERILOG hdl數(shù)字設(shè)計與綜合（第二版）免費下載

  資源簡介：·本書從用戶的角度全面闡述了VERILOG hdl語言的重要細節(jié)和基本設(shè)計方法，并詳細介紹了VERILOG 2001版的主要改進部分。本書重點關(guān)注如何應(yīng)用VERILOG語言進行數(shù)字電路和系統(tǒng)的設(shè)計和驗證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及...

  標簽： VERILOG nbsp hdl 數(shù)字設(shè)計

  上傳時間： 2013-04-24

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• 基于VERILOG hdl設(shè)計的多功能數(shù)字鐘免費下載

  資源簡介：本文利用VERILOG hdl 語言自頂向下的設(shè)計方法設(shè)計多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實際的數(shù)字鐘顯示中...

  標簽： VERILOG hdl 多功能 數(shù)字

  上傳時間： 2013-11-10

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• 此設(shè)計采用VERILOG hdl硬件語言設(shè)計,在掌宇開發(fā)板上實現(xiàn). 將整個電路分為兩個子模塊免費下載

  資源簡介：此設(shè)計采用VERILOG hdl硬件語言設(shè)計,在掌宇開發(fā)板上實現(xiàn). 將整個電路分為兩個子模塊，一個提供同步信號（H_SYNC和V_SYNC）及像素位置信息；另一個接收像素位置信息，并輸出顏色信號。這樣便于進行圖形修改，同時也容易實現(xiàn)

  標簽： VERILOG hdl 硬件語言設(shè)計 開發(fā)板

  上傳時間： 2015-04-11

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• 本CD-ROM包括《VERILOG-hdl實踐與應(yīng)用系統(tǒng)設(shè)計》一書中的全部例子免費下載

  資源簡介：本CD-ROM包括《VERILOG-hdl實踐與應(yīng)用系統(tǒng)設(shè)計》一書中的全部例子，這些例子全部通過了驗證。第七章以后的設(shè)計實例，不僅有VERILOG-hdl的例子，也附了包括VB、VC++等源程序,甚至將DLL的生成方法也詳盡地作了說明。

  標簽： VERILOG-hdl CD-ROM 實踐 應(yīng)用系統(tǒng)

  上傳時間： 2014-01-19

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• 基于VERILOG-hdl的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用免費下載

  資源簡介：基于VERILOG-hdl的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環(huán)語句的使用方法 　　9.3.5 系統(tǒng)函數(shù)$random的使用方法 　　9.3.6 脈...

  標簽： VERILOG-hdl parameter 9.3 硬件電路

  上傳時間： 2013-12-14

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• 基于VERILOG-hdl的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設(shè)計與實現(xiàn)免費下載

  資源簡介：基于VERILOG-hdl的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設(shè)計與實現(xiàn) 　　9.4.4 while循環(huán)語句的使用方法 　　9.4.5 門控信號發(fā)生模塊的設(shè)計與實現(xiàn) 　　9...

  標簽： VERILOG-hdl 9.4 脈沖 頻率

  上傳時間： 2013-12-01

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