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  資源簡(jiǎn)介：verilog編寫的alu模塊

  標(biāo)簽： verilog alu 編寫 模塊

  上傳時(shí)間： 2015-03-09

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• verilog編寫的流水線模塊免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的流水線模塊

  標(biāo)簽： verilog 編寫 流水線 模塊

  上傳時(shí)間： 2015-03-09

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• 用verilog編寫的4位alu免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的4位alu，由算術(shù)運(yùn)算模塊、邏輯運(yùn)算模塊、選擇模塊組成

  標(biāo)簽： verilog alu 編寫

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• verilog編寫的計(jì)算百分比模塊免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的計(jì)算百分比模塊

  標(biāo)簽： verilog 編寫 分 模塊

  上傳時(shí)間： 2013-12-17

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• verilog編寫的狀態(tài)機(jī)檢測(cè)00100序列. 實(shí)現(xiàn) input:...011000010010000... output:...000000000100100... 并且 用測(cè)試模塊來(lái)驗(yàn)證狀免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的狀態(tài)機(jī)檢測(cè)00100序列. 實(shí)現(xiàn) input:...011000010010000... output:...000000000100100... 并且 用測(cè)試模塊來(lái)驗(yàn)證狀態(tài)是否正確工作

  標(biāo)簽： 000000000100100 011000010010000 verilog output

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• verilog 編寫的pic16c5x時(shí)鐘模塊免費(fèi)下載

  資源簡(jiǎn)介：verilog 編寫的pic16c5x時(shí)鐘模塊

  標(biāo)簽： verilog pic 16c 16

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• 用verilog編寫的32位alu部件免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的32位alu部件，用于cpu制作

  標(biāo)簽： verilog alu 編寫 部件

  上傳時(shí)間： 2013-11-30

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• 用verilog編寫的高速8路并行dds模塊免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的高速8路并行dds模塊，用于與高速da(1ghz或以上)接口產(chǎn)生任意頻率正弦波，模塊已經(jīng)經(jīng)過(guò)工程驗(yàn)證，用于產(chǎn)品中。

  標(biāo)簽： verilog dds 8路 編寫

  上傳時(shí)間： 2014-01-04

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• 由verilog編寫的乘法器免費(fèi)下載

  資源簡(jiǎn)介：由verilog編寫的乘法器，通過(guò)兩個(gè)文件的調(diào)用實(shí)現(xiàn)。由于子模塊的調(diào)用使得程序簡(jiǎn)化了許多。

  標(biāo)簽： verilog 編寫 乘法器

  上傳時(shí)間： 2014-08-29

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• 使用verilog編寫的同步FIFO免費(fèi)下載

  資源簡(jiǎn)介：使用verilog編寫的同步FIFO，可通過(guò)設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡(jiǎn)單實(shí)用。

  標(biāo)簽： verilog FIFO 編寫

  上傳時(shí)間： 2013-08-12

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• verilog 編寫的I2c協(xié)議程序免費(fèi)下載

  資源簡(jiǎn)介：verilog 編寫的I2c協(xié)議程序，用于cpld讀寫EEPROM

  標(biāo)簽： verilog I2c 編寫 協(xié)議

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• 用verilog編寫的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的多功能數(shù)字鐘

  標(biāo)簽： verilog 編寫 多功能 數(shù)字

  上傳時(shí)間： 2015-02-25

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• 這是一個(gè)很好的verilog 編寫的8位RISC CPU源碼（可做為MCU）免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)很好的verilog 編寫的8位RISC CPU源碼（可做為MCU），并且包括完整的C 語(yǔ)言的測(cè)試代碼。

  標(biāo)簽： verilog RISC CPU MCU

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• verilog編寫的32位浮點(diǎn)加法器免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的32位浮點(diǎn)加法器

  標(biāo)簽： verilog 編寫 浮點(diǎn) 加法器

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• verilog編寫的全功能串口免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的全功能串口

  標(biāo)簽： verilog 編寫 串口

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• 加法器（使用verilog編寫的）,雖然簡(jiǎn)單免費(fèi)下載

  資源簡(jiǎn)介：加法器（使用verilog編寫的）,雖然簡(jiǎn)單，但是這也是學(xué)習(xí)verilog最基礎(chǔ)的東西！希望大家一起學(xué)習(xí)！

  標(biāo)簽： verilog 加法器 編寫

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  標(biāo)簽： verilog rtl 編寫 網(wǎng)卡芯片

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• 采用verilog編寫的串口通信程序免費(fèi)下載

  資源簡(jiǎn)介：采用verilog編寫的串口通信程序，采用了狀態(tài)機(jī)設(shè)計(jì)！程序簡(jiǎn)單，消耗資源少

  標(biāo)簽： verilog 編寫 串口通信 程序

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• verilog編寫的M序列發(fā)生器免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的M序列發(fā)生器，希望能對(duì)大家?guī)?lái)幫助。

  標(biāo)簽： verilog M序列 編寫 發(fā)生器

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• VHDL語(yǔ)言編寫的中斷模塊,是個(gè)一般性的設(shè)計(jì),可以很容易修改到你自己的設(shè)計(jì)中去.免費(fèi)下載

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• 一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用verilog編寫的免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用verilog編寫的

  標(biāo)簽： verilog cpu 代碼 編寫

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• 用verilog編寫的pci——rtl級(jí)。免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的pci——rtl級(jí)。

  標(biāo)簽： verilog pci rtl 編寫

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• 一個(gè)用verilog編寫的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用verilog編寫的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。

  標(biāo)簽： verilog 編寫 模擬交通燈 控制

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  標(biāo)簽： verilog 幀 編寫 程序

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• 用verilog編寫的程序,用來(lái)計(jì)算誤碼率的,可以在編碼和解碼過(guò)程中用的到的!免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的程序,用來(lái)計(jì)算誤碼率的,可以在編碼和解碼過(guò)程中用的到的!

  標(biāo)簽： verilog 編寫 程序 計(jì)算

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• verilog編寫的簡(jiǎn)單異步串口 完全原創(chuàng)免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的簡(jiǎn)單異步串口 完全原創(chuàng)，站長(zhǎng)請(qǐng)查看內(nèi)容

  標(biāo)簽： verilog 編寫 異步串口

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• verilog 編寫的I2c協(xié)議程序免費(fèi)下載

  資源簡(jiǎn)介：verilog 編寫的I2c協(xié)議程序，用于cpld讀寫EEPROM

  標(biāo)簽： verilog I2c 編寫 協(xié)議

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• 用verilog編寫的fir濾波器程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的fir濾波器程序，開發(fā)環(huán)境可以用ise quartus或active hdl等

  標(biāo)簽： verilog fir 編寫 濾波器

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• 拿verilog編寫的som(自適應(yīng)神經(jīng)網(wǎng)絡(luò)算法)免費(fèi)下載

  資源簡(jiǎn)介：拿verilog編寫的som(自適應(yīng)神經(jīng)網(wǎng)絡(luò)算法)，用于障礙物檢測(cè)，基于FPGA可綜合實(shí)驗(yàn)，已經(jīng)在altera的cylcone上實(shí)現(xiàn)

  標(biāo)簽： verilog som 編寫 神經(jīng)網(wǎng)絡(luò)算法

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• 一個(gè)關(guān)于MEMORY設(shè)計(jì)的原代碼,使用verilog編寫的 希望對(duì)大家有些幫助免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)關(guān)于MEMORY設(shè)計(jì)的原代碼,使用verilog編寫的 希望對(duì)大家有些幫助

  標(biāo)簽： verilog MEMORY 代碼 編寫

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