verilog編寫(xiě)的alu模塊
資源簡(jiǎn)介:verilog編寫(xiě)的alu模塊
上傳時(shí)間: 2015-03-09
上傳用戶:qb1993225
資源簡(jiǎn)介:verilog編寫(xiě)的流水線模塊
上傳時(shí)間: 2015-03-09
上傳用戶:杜瑩12345
資源簡(jiǎn)介:用verilog編寫(xiě)的4位alu,由算術(shù)運(yùn)算模塊、邏輯運(yùn)算模塊、選擇模塊組成
上傳時(shí)間: 2014-01-04
上傳用戶:Amygdala
資源簡(jiǎn)介:verilog編寫(xiě)的計(jì)算百分比模塊
上傳時(shí)間: 2013-12-17
上傳用戶:wang0123456789
資源簡(jiǎn)介:verilog編寫(xiě)的狀態(tài)機(jī)檢測(cè)00100序列. 實(shí)現(xiàn) input:...011000010010000... output:...000000000100100... 并且 用測(cè)試模塊來(lái)驗(yàn)證狀態(tài)是否正確工作
上傳時(shí)間: 2015-07-14
上傳用戶:ggwz258
資源簡(jiǎn)介:verilog 編寫(xiě)的pic16c5x時(shí)鐘模塊
上傳時(shí)間: 2015-10-25
上傳用戶:xiaodu1124
資源簡(jiǎn)介:用verilog編寫(xiě)的32位alu部件,用于cpu制作
上傳時(shí)間: 2013-11-30
上傳用戶:aappkkee
資源簡(jiǎn)介:用verilog編寫(xiě)的高速8路并行dds模塊,用于與高速da(1ghz或以上)接口產(chǎn)生任意頻率正弦波,模塊已經(jīng)經(jīng)過(guò)工程驗(yàn)證,用于產(chǎn)品中。
上傳時(shí)間: 2014-01-04
上傳用戶:ruan2570406
資源簡(jiǎn)介:由verilog編寫(xiě)的乘法器,通過(guò)兩個(gè)文件的調(diào)用實(shí)現(xiàn)。由于子模塊的調(diào)用使得程序簡(jiǎn)化了許多。
上傳時(shí)間: 2014-08-29
上傳用戶:luopoguixiong
資源簡(jiǎn)介:使用verilog編寫(xiě)的同步FIFO,可通過(guò)設(shè)置程序中的DEPTH設(shè)置FIFO的深度,F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫(xiě)入數(shù)據(jù),\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡(jiǎn)單實(shí)用。
上傳時(shí)間: 2013-08-12
上傳用戶:ljt101007
資源簡(jiǎn)介:verilog 編寫(xiě)的I2c協(xié)議程序,用于cpld讀寫(xiě)EEPROM
上傳時(shí)間: 2013-08-31
上傳用戶:csgcd001
資源簡(jiǎn)介:用verilog編寫(xiě)的多功能數(shù)字鐘
上傳時(shí)間: 2015-02-25
上傳用戶:王者A
資源簡(jiǎn)介:這是一個(gè)很好的verilog 編寫(xiě)的8位RISC CPU源碼(可做為MCU),并且包括完整的C 語(yǔ)言的測(cè)試代碼。
上傳時(shí)間: 2014-01-05
上傳用戶:李夢(mèng)晗
資源簡(jiǎn)介:verilog編寫(xiě)的32位浮點(diǎn)加法器
上傳時(shí)間: 2015-03-09
上傳用戶:372825274
資源簡(jiǎn)介:verilog編寫(xiě)的全功能串口
上傳時(shí)間: 2014-02-11
上傳用戶:Breathe0125
資源簡(jiǎn)介:加法器(使用verilog編寫(xiě)的),雖然簡(jiǎn)單,但是這也是學(xué)習(xí)verilog最基礎(chǔ)的東西!希望大家一起學(xué)習(xí)!
上傳時(shí)間: 2013-12-10
上傳用戶:410805624
資源簡(jiǎn)介:用verilog編寫(xiě)的網(wǎng)卡芯片rtl級(jí)。前仿后仿都通過(guò)了,可以在modelsim上運(yùn)行察看
上傳時(shí)間: 2015-03-31
上傳用戶:lxm
資源簡(jiǎn)介:采用verilog編寫(xiě)的串口通信程序,采用了狀態(tài)機(jī)設(shè)計(jì)!程序簡(jiǎn)單,消耗資源少
上傳時(shí)間: 2014-12-08
上傳用戶:yd19890720
資源簡(jiǎn)介:verilog編寫(xiě)的M序列發(fā)生器,希望能對(duì)大家?guī)?lái)幫助。
上傳時(shí)間: 2014-01-11
上傳用戶:zhliu007
資源簡(jiǎn)介:VHDL語(yǔ)言編寫(xiě)的中斷模塊,是個(gè)一般性的設(shè)計(jì),可以很容易修改到你自己的設(shè)計(jì)中去.
上傳時(shí)間: 2015-06-03
上傳用戶:英雄
資源簡(jiǎn)介:一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用verilog編寫(xiě)的
上傳時(shí)間: 2014-12-08
上傳用戶:siguazgb
資源簡(jiǎn)介:用verilog編寫(xiě)的pci——rtl級(jí)。
上傳時(shí)間: 2015-06-06
上傳用戶:亞亞娟娟123
資源簡(jiǎn)介:一個(gè)用verilog編寫(xiě)的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。
上傳時(shí)間: 2014-01-21
上傳用戶:ljmwh2000
資源簡(jiǎn)介:一個(gè)用verilog編寫(xiě)的編幀、解幀及碼速匹配的程序,相當(dāng)經(jīng)典
上傳時(shí)間: 2015-06-22
上傳用戶:66666
資源簡(jiǎn)介:用verilog編寫(xiě)的程序,用來(lái)計(jì)算誤碼率的,可以在編碼和解碼過(guò)程中用的到的!
上傳時(shí)間: 2013-12-25
上傳用戶:zhyiroy
資源簡(jiǎn)介:verilog編寫(xiě)的簡(jiǎn)單異步串口 完全原創(chuàng),站長(zhǎng)請(qǐng)查看內(nèi)容
上傳時(shí)間: 2014-01-13
上傳用戶:LouieWu
資源簡(jiǎn)介:verilog 編寫(xiě)的I2c協(xié)議程序,用于cpld讀寫(xiě)EEPROM
上傳時(shí)間: 2015-08-08
上傳用戶:Thuan
資源簡(jiǎn)介:用verilog編寫(xiě)的fir濾波器程序,開(kāi)發(fā)環(huán)境可以用ise quartus或active hdl等
上傳時(shí)間: 2015-08-21
上傳用戶:英雄
資源簡(jiǎn)介:拿verilog編寫(xiě)的som(自適應(yīng)神經(jīng)網(wǎng)絡(luò)算法),用于障礙物檢測(cè),基于FPGA可綜合實(shí)驗(yàn),已經(jīng)在altera的cylcone上實(shí)現(xiàn)
上傳時(shí)間: 2014-01-27
上傳用戶:壞壞的華仔
資源簡(jiǎn)介:一個(gè)關(guān)于MEMORY設(shè)計(jì)的原代碼,使用verilog編寫(xiě)的 希望對(duì)大家有些幫助
上傳時(shí)間: 2013-12-24
上傳用戶:change0329