如何給時鐘倍頻或者分頻,以及altera提供的IP核使用方法
資源簡介:如何給時鐘倍頻或者分頻,以及altera提供的IP核使用方法
上傳時間: 2016-01-13
上傳用戶:jing911003
資源簡介:VHDL實現倍頻--偶數倍 分頻電路 --分頻倍數=2(n+1)
上傳時間: 2013-12-12
上傳用戶:haohaoxuexi
資源簡介:實現對時鐘信號的技術分頻,程序簡單易懂,對于初學VHDL者來說,提供了一個良好的方法。
上傳時間: 2013-12-26
上傳用戶:asddsd
資源簡介:非整數分頻器 分頻系數為無限不循環小數 vhdl
上傳時間: 2015-08-17
上傳用戶:cccole0605
資源簡介:VHDL程序來讓蜂鳴器發出音樂的聲音 這種電路設計要分好幾個模塊 主要思路是用ROM記錄樂譜 然后用分頻器分頻 還有就是用計數器讀取樂譜 另外還可以擴展 使其顯示音符 這是一個做好了的 就是ROM沒填譜
上傳時間: 2017-08-03
上傳用戶:ruan2570406
資源簡介:三分頻程序,對輸入的時鐘信號進行分頻,在此基礎上可以進行倍頻和分頻的轉化。
上傳時間: 2014-01-13
上傳用戶:hn891122
資源簡介:分頻器的vhdl描述,在源代碼中完成對時鐘信號CLK的2分頻,4分頻,8分頻,16分頻
上傳時間: 2014-01-16
上傳用戶:奇奇奔奔
資源簡介:FPGA開發經常用到分頻,分頻固然簡單,但是本程序可以實現任意占空比任意分頻,用verilog編寫,非常好用。
上傳時間: 2017-04-25
上傳用戶:caiiicc
資源簡介:這是用VHDL 語言編寫的參數可以直接設置的2n倍時鐘分頻器,在運用時,不需要閱讀VHDL源代碼,只需要把clk_div2n.vhd加入當前工程便可以直接調用clk_div2n.bsf。
上傳時間: 2015-08-23
上傳用戶:xinyuzhiqiwuwu
資源簡介:分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(如altera的PLL,Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計,但是,對于時鐘要求不太嚴格的設計,通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先...
上傳時間: 2016-06-14
上傳用戶:wpwpwlxwlx
資源簡介:74LS393和Intel8253中斷應用 采用74LS393對實驗箱中8MHz時鐘進行分頻處理,從中獲得低于2MHz的時鐘信號¢,并將時鐘信號¢輸入給Intel8253的某通道C。要求通道C的輸出信號作為Intel8259的可屏蔽中斷請求IRQ2,使得中央處理器每隔2秒鐘中斷一次,中斷程序將中...
上傳時間: 2013-12-11
上傳用戶:jackgao
資源簡介:整數倍分頻,有多種分頻方式(包括1倍分頻、奇偶數分頻)
上傳時間: 2013-06-12
上傳用戶:ruan2570406
資源簡介:VHDL語言的高頻時鐘分頻模塊。一種新的分頻器實現方法。
上傳時間: 2013-08-10
上傳用戶:zxh122
資源簡介:Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產生。
上傳時間: 2015-07-18
上傳用戶:yulg
資源簡介:實現同一個時鐘輸入,可以實現多分頻,在一個時鐘的驅動下
上傳時間: 2014-01-17
上傳用戶:evil
資源簡介:verilog分頻器~時鐘為50hmz,波特率采用9600bps~
上傳時間: 2013-12-27
上傳用戶:lwwhust
資源簡介:奇數分頻和倍頻,只需修改參數就可以實現較難得基數分頻和倍頻
上傳時間: 2014-01-07
上傳用戶:xc216
資源簡介:DPLL由 鑒相器 模K加減計數器 脈沖加減電路 同步建立偵察電路 模N分頻器 構成. 整個系統的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計數器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
上傳時間: 2013-12-26
上傳用戶:希醬大魔王
資源簡介:時鐘分頻電路實現精講(19 pages)——意法半導體
上傳時間: 2013-12-05
上傳用戶:alan-ee
資源簡介:實現任意小數分頻的VHDL源代碼,我自己寫的,仿真結果是正確的,希望對大家有用!我是打算將400M的時鐘分為57.344M
上傳時間: 2016-03-26
上傳用戶:372825274
資源簡介:技術分頻器。把時鐘分為奇數個,好像我做出來是個通用的。
上傳時間: 2014-01-20
上傳用戶:515414293
資源簡介:5倍分頻的vhdl代碼,經驗證此代碼是正確的,并且已經使用。
上傳時間: 2013-12-25
上傳用戶:源弋弋
資源簡介:一個可實現多倍(次)分頻器VHDL源代碼設計
上傳時間: 2014-01-27
上傳用戶:2467478207
資源簡介:分頻器,用于時鐘信號的分頻及倍頻,供專業人事學習研究使用
上傳時間: 2016-09-18
上傳用戶:caiiicc
資源簡介:16c54四位LED時鐘顯示程序 使用4M晶振TMR0滪分頻為1:16 TMRO的循環時間為4.096MS 244次為一秒
上傳時間: 2013-12-04
上傳用戶:ggwz258
資源簡介:VHDL產生時鐘50分頻程序,供初學者參考
上傳時間: 2016-11-09
上傳用戶:watch100
資源簡介:可以對輸入時鐘任意分頻(整數或小數),帶Quartus II 完整項目文件.
上傳時間: 2016-11-20
上傳用戶:妄想演繹師
資源簡介:主時鐘為15.36MHz的帶選通的8位輸出分頻器,可得到100Hz,120Hz,1kHz,10kHz的頻率
上傳時間: 2016-11-28
上傳用戶:lizhen9880
資源簡介:實用的任意時鐘分頻Verilog代碼 可以任意分頻的!
上傳時間: 2016-12-27
上傳用戶:watch100
資源簡介:pll 的64倍頻 鎖相環技術用 實現倍頻 從而達到對頻率的分頻
上傳時間: 2017-01-03
上傳用戶:yd19890720