如何給時(shí)鐘倍頻或者分頻，以及altera提供的IP核使用方法
資源簡(jiǎn)介：如何給時(shí)鐘倍頻或者分頻，以及altera提供的IP核使用方法
上傳時(shí)間： 2016-01-13
上傳用戶(hù)：jing911003
資源簡(jiǎn)介：VHDL實(shí)現(xiàn)倍頻--偶數(shù)倍 分頻電路 --分頻倍數(shù)=2（n+1）
上傳時(shí)間： 2013-12-12
上傳用戶(hù)：haohaoxuexi
資源簡(jiǎn)介：實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的技術(shù)分頻，程序簡(jiǎn)單易懂，對(duì)于初學(xué)VHDL者來(lái)說(shuō)，提供了一個(gè)良好的方法。
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：asddsd
資源簡(jiǎn)介：非整數(shù)分頻器 分頻系數(shù)為無(wú)限不循環(huán)小數(shù) vhdl
上傳時(shí)間： 2015-08-17
上傳用戶(hù)：cccole0605
資源簡(jiǎn)介：VHDL程序來(lái)讓蜂鳴器發(fā)出音樂(lè)的聲音 這種電路設(shè)計(jì)要分好幾個(gè)模塊 主要思路是用ROM記錄樂(lè)譜 然后用分頻器分頻 還有就是用計(jì)數(shù)器讀取樂(lè)譜 另外還可以擴(kuò)展 使其顯示音符 這是一個(gè)做好了的 就是ROM沒(méi)填譜
上傳時(shí)間： 2017-08-03
上傳用戶(hù)：ruan2570406
資源簡(jiǎn)介：三分頻程序,對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行分頻，在此基礎(chǔ)上可以進(jìn)行倍頻和分頻的轉(zhuǎn)化。
上傳時(shí)間： 2014-01-13
上傳用戶(hù)：hn891122
資源簡(jiǎn)介：分頻器的vhdl描述，在源代碼中完成對(duì)時(shí)鐘信號(hào)CLK的2分頻,4分頻,8分頻,16分頻
上傳時(shí)間： 2014-01-16
上傳用戶(hù)：奇奇奔奔
資源簡(jiǎn)介：FPGA開(kāi)發(fā)經(jīng)常用到分頻，分頻固然簡(jiǎn)單，但是本程序可以實(shí)現(xiàn)任意占空比任意分頻，用verilog編寫(xiě)，非常好用。
上傳時(shí)間： 2017-04-25
上傳用戶(hù)：caiiicc
資源簡(jiǎn)介：這是用VHDL 語(yǔ)言編寫(xiě)的參數(shù)可以直接設(shè)置的2n倍時(shí)鐘分頻器，在運(yùn)用時(shí)，不需要閱讀VHDL源代碼，只需要把clk_div2n.vhd加入當(dāng)前工程便可以直接調(diào)用clk_div2n.bsf。
上傳時(shí)間： 2015-08-23
上傳用戶(hù)：xinyuzhiqiwuwu
資源簡(jiǎn)介：分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來(lái)進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對(duì)于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，通過(guò)自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先...
上傳時(shí)間： 2016-06-14
上傳用戶(hù)：wpwpwlxwlx
資源簡(jiǎn)介：74LS393和Intel8253中斷應(yīng)用 采用74LS393對(duì)實(shí)驗(yàn)箱中8MHz時(shí)鐘進(jìn)行分頻處理，從中獲得低于2MHz的時(shí)鐘信號(hào)￠，并將時(shí)鐘信號(hào)￠輸入給Intel8253的某通道C。要求通道C的輸出信號(hào)作為Intel8259的可屏蔽中斷請(qǐng)求IRQ2，使得中央處理器每隔2秒鐘中斷一次，中斷程序?qū)⒅?..
上傳時(shí)間： 2013-12-11
上傳用戶(hù)：jackgao
資源簡(jiǎn)介：整數(shù)倍分頻，有多種分頻方式（包括1倍分頻、奇偶數(shù)分頻）
上傳時(shí)間： 2013-06-12
上傳用戶(hù)：ruan2570406
資源簡(jiǎn)介：VHDL語(yǔ)言的高頻時(shí)鐘分頻模塊。一種新的分頻器實(shí)現(xiàn)方法。
上傳時(shí)間： 2013-08-10
上傳用戶(hù)：zxh122
資源簡(jiǎn)介：Verilog HDL語(yǔ)言編寫(xiě)的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。
上傳時(shí)間： 2015-07-18
上傳用戶(hù)：yulg
資源簡(jiǎn)介：實(shí)現(xiàn)同一個(gè)時(shí)鐘輸入,可以實(shí)現(xiàn)多分頻,在一個(gè)時(shí)鐘的驅(qū)動(dòng)下
上傳時(shí)間： 2014-01-17
上傳用戶(hù)：evil
資源簡(jiǎn)介：verilog分頻器～時(shí)鐘為50hmz，波特率采用9600bps～
上傳時(shí)間： 2013-12-27
上傳用戶(hù)：lwwhust
資源簡(jiǎn)介：奇數(shù)分頻和倍頻，只需修改參數(shù)就可以實(shí)現(xiàn)較難得基數(shù)分頻和倍頻
上傳時(shí)間： 2014-01-07
上傳用戶(hù)：xc216
資源簡(jiǎn)介：DPLL由 鑒相器 模K加減計(jì)數(shù)器 脈沖加減電路 同步建立偵察電路 模N分頻器 構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計(jì)數(shù)器的K值決定DPLL的精度和同步建立時(shí)間,K越大,則同步建立時(shí)間長(zhǎng),同步精度高.反之則短,低.
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：希醬大魔王
資源簡(jiǎn)介：時(shí)鐘分頻電路實(shí)現(xiàn)精講(19 pages)——意法半導(dǎo)體
上傳時(shí)間： 2013-12-05
上傳用戶(hù)：alan-ee
資源簡(jiǎn)介：實(shí)現(xiàn)任意小數(shù)分頻的VHDL源代碼,我自己寫(xiě)的,仿真結(jié)果是正確的,希望對(duì)大家有用!我是打算將400M的時(shí)鐘分為57.344M
上傳時(shí)間： 2016-03-26
上傳用戶(hù)：372825274
資源簡(jiǎn)介：技術(shù)分頻器。把時(shí)鐘分為奇數(shù)個(gè)，好像我做出來(lái)是個(gè)通用的。
上傳時(shí)間： 2014-01-20
上傳用戶(hù)：515414293
資源簡(jiǎn)介：5倍分頻的vhdl代碼，經(jīng)驗(yàn)證此代碼是正確的，并且已經(jīng)使用。
上傳時(shí)間： 2013-12-25
上傳用戶(hù)：源弋弋
資源簡(jiǎn)介：一個(gè)可實(shí)現(xiàn)多倍（次）分頻器VHDL源代碼設(shè)計(jì)
上傳時(shí)間： 2014-01-27
上傳用戶(hù)：2467478207
資源簡(jiǎn)介：分頻器，用于時(shí)鐘信號(hào)的分頻及倍頻，供專(zhuān)業(yè)人事學(xué)習(xí)研究使用
上傳時(shí)間： 2016-09-18
上傳用戶(hù)：caiiicc
資源簡(jiǎn)介：16c54四位LED時(shí)鐘顯示程序 使用4M晶振TMR0滪分頻為1：16 TMRO的循環(huán)時(shí)間為4.096MS 244次為一秒
上傳時(shí)間： 2013-12-04
上傳用戶(hù)：ggwz258
資源簡(jiǎn)介：VHDL產(chǎn)生時(shí)鐘50分頻程序，供初學(xué)者參考
上傳時(shí)間： 2016-11-09
上傳用戶(hù)：watch100
資源簡(jiǎn)介：可以對(duì)輸入時(shí)鐘任意分頻(整數(shù)或小數(shù)),帶Quartus II 完整項(xiàng)目文件.
上傳時(shí)間： 2016-11-20
上傳用戶(hù)：妄想演繹師
資源簡(jiǎn)介：主時(shí)鐘為15.36MHz的帶選通的8位輸出分頻器，可得到100Hz,120Hz,1kHz,10kHz的頻率
上傳時(shí)間： 2016-11-28
上傳用戶(hù)：lizhen9880
資源簡(jiǎn)介：實(shí)用的任意時(shí)鐘分頻Verilog代碼 可以任意分頻的！
上傳時(shí)間： 2016-12-27
上傳用戶(hù)：watch100
資源簡(jiǎn)介：pll 的64倍頻 鎖相環(huán)技術(shù)用 實(shí)現(xiàn)倍頻 從而達(dá)到對(duì)頻率的分頻
上傳時(shí)間： 2017-01-03
上傳用戶(hù)：yd19890720
