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基于FPGA的viterbi設(shè)計(jì)及Verilog代碼

  • 資源大?。?/b>1451 K
  • 上傳時(shí)間: 2016-08-08
  • 上傳用戶:June
  • 資源積分:2 下載積分
  • 標(biāo)      簽: viterbi Verilog FPGA 代碼

資 源 簡(jiǎn) 介

viterbi譯碼算法是一種卷積碼的解碼算法。優(yōu)點(diǎn)不說(shuō)了。缺點(diǎn)就是隨著約束長(zhǎng)度的增加算法的復(fù)雜度增加很快。約束長(zhǎng)度N為7時(shí)要比較的路徑就有64條,為8時(shí)路徑變?yōu)?28條。 (2<<(N-1))。所以viterbi譯碼一般應(yīng)用在約束長(zhǎng)度小于10的場(chǎng)合中。
先說(shuō)編碼(舉例約束長(zhǎng)度為7):編碼器7個(gè)延遲器的狀態(tài)(0,1)組成了整個(gè)編碼器的64個(gè)狀態(tài)。每個(gè)狀態(tài)在編碼器輸入0或1時(shí),會(huì)跳轉(zhuǎn)到另一個(gè)之中。比如110100輸入1時(shí),變成101001(其實(shí)就是移位寄存器)。并且輸出也是隨之而改變的。
這樣解碼的過(guò)程就是逆過(guò)程。算法規(guī)定t時(shí)刻收到的數(shù)據(jù)都要進(jìn)行64次比較,就是64個(gè)狀態(tài)每條路有兩條分支(因?yàn)檩斎?或1),同時(shí),跳傳到不同的兩個(gè)狀態(tài)中去,將兩條相應(yīng)的輸出和實(shí)際接收到的輸出比較,量度值大的拋棄(也就是比較結(jié)果相差大的),留下來(lái)的就叫做幸存路徑,將幸存路徑加上上一時(shí)刻幸存路徑的量度然后保存,這樣64條幸存路徑就增加了一步。在譯碼結(jié)束的時(shí)候,從64條幸存路徑中選出一條量度最小的,反推出這條幸存路徑(叫做回溯),得出相應(yīng)的譯碼輸出。

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