viterbi譯碼算法是一種卷積碼的解碼算法。優(yōu)點(diǎn)不說(shuō)了。缺點(diǎn)就是隨著約束長(zhǎng)度的增加算法的復(fù)雜度增加很快。約束長(zhǎng)度N為7時(shí)要比較的路徑就有64條，為8時(shí)路徑變?yōu)?28條。 (2<<(N-1))。所以viterbi譯碼一般應(yīng)用在約束長(zhǎng)度小于10的場(chǎng)合中。
先說(shuō)編碼（舉例約束長(zhǎng)度為7）：編碼器7個(gè)延遲器的狀態(tài)（0，1）組成了整個(gè)編碼器的64個(gè)狀態(tài)。每個(gè)狀態(tài)在編碼器輸入0或1時(shí)，會(huì)跳轉(zhuǎn)到另一個(gè)之中。比如110100輸入1時(shí)，變成101001（其實(shí)就是移位寄存器）。并且輸出也是隨之而改變的。
這樣解碼的過(guò)程就是逆過(guò)程。算法規(guī)定t時(shí)刻收到的數(shù)據(jù)都要進(jìn)行64次比較，就是64個(gè)狀態(tài)每條路有兩條分支（因?yàn)檩斎?或1），同時(shí)，跳傳到不同的兩個(gè)狀態(tài)中去，將兩條相應(yīng)的輸出和實(shí)際接收到的輸出比較，量度值大的拋棄（也就是比較結(jié)果相差大的），留下來(lái)的就叫做幸存路徑，將幸存路徑加上上一時(shí)刻幸存路徑的量度然后保存，這樣64條幸存路徑就增加了一步。在譯碼結(jié)束的時(shí)候，從64條幸存路徑中選出一條量度最小的，反推出這條幸存路徑（叫做回溯），得出相應(yīng)的譯碼輸出。
資源簡(jiǎn)介：viterbi譯碼算法是一種卷積碼的解碼算法。優(yōu)點(diǎn)不說(shuō)了。缺點(diǎn)就是隨著約束長(zhǎng)度的增加算法的復(fù)雜度增加很快。約束長(zhǎng)度N為7時(shí)要比較的路徑就有64條，為8時(shí)路徑變?yōu)?28條。 (2<<(N-1))。所以viterbi譯碼一般應(yīng)用在約束長(zhǎng)度小于10的場(chǎng)合中。 先說(shuō)編碼（舉例約束長(zhǎng)度...
上傳時(shí)間： 2016-08-08
上傳用戶：June
資源簡(jiǎn)介：??? 在軟件無(wú)線電數(shù)字接收機(jī)中，從AD前端采集過(guò)來(lái)的數(shù)字信號(hào)頻率高達(dá)72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號(hào)處理任務(wù)。因此合理的設(shè)計(jì)基于FPGA的DDC，以降低數(shù)字信號(hào)頻率，方便后端DSP實(shí)時(shí)完成相關(guān)的數(shù)字信號(hào)處理任務(wù)就顯得尤為重要。...
上傳時(shí)間： 2014-12-28
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資源簡(jiǎn)介：256級(jí)灰度LED點(diǎn)陣屏顯示原理及基于FPGA的電路設(shè)計(jì)
上傳時(shí)間： 2015-12-12
上傳用戶：hphh
資源簡(jiǎn)介：256級(jí)灰度LED點(diǎn)陣屏顯示原理及基于FPGA的電路設(shè)計(jì)
上傳時(shí)間： 2016-05-05
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資源簡(jiǎn)介：256級(jí)灰度LED點(diǎn)陣屏顯示原理及基于FPGA的電路設(shè)計(jì)
上傳時(shí)間： 2016-12-16
上傳用戶：kytqcool
資源簡(jiǎn)介：256級(jí)灰度LED點(diǎn)陣屏顯示原理及基于FPGA的電路設(shè)計(jì)（zhz）
上傳時(shí)間： 2014-01-18
上傳用戶：洛木卓
資源簡(jiǎn)介：該文檔為基于FPGA的UART設(shè)計(jì)的Verilog實(shí)現(xiàn)程序的簡(jiǎn)介資料，講解的還不錯(cuò)，感興趣的可以下載看看…………………………
上傳時(shí)間： 2021-10-23
上傳用戶：
資源簡(jiǎn)介：該文檔為基于FPGA的UART設(shè)計(jì)的Verilog實(shí)現(xiàn)程序簡(jiǎn)介文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2021-11-27
上傳用戶：默默
資源簡(jiǎn)介：原版的外文書(shū)，基于FPGA的SDRAM設(shè)計(jì)，相信大家都會(huì)感興趣！
上傳時(shí)間： 2013-08-19
上傳用戶：heart_2007
資源簡(jiǎn)介：??? 在軟件無(wú)線電數(shù)字接收機(jī)中，從AD前端采集過(guò)來(lái)的數(shù)字信號(hào)頻率高達(dá)72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號(hào)處理任務(wù)。因此合理的設(shè)計(jì)基于FPGA的DDC，以降低數(shù)字信號(hào)頻率，方便后端DSP實(shí)時(shí)完成相關(guān)的數(shù)字信號(hào)處理任務(wù)就顯得尤為重要。...
上傳時(shí)間： 2013-11-20
上傳用戶：520
資源簡(jiǎn)介：基于FPGA的信號(hào)采集及頻譜分析，用VHDL編寫(xiě)，壓縮包里是Quartus下的工程。AD采樣用狀態(tài)機(jī)實(shí)現(xiàn)，并存入LPM_RAM。設(shè)計(jì)了一個(gè)UART模塊（也是狀態(tài)機(jī)實(shí)現(xiàn)的），可將數(shù)據(jù)發(fā)到ＰＣ機(jī)上。
上傳時(shí)間： 2017-09-26
上傳用戶：葉山豪
資源簡(jiǎn)介：基于FPGA的系統(tǒng)設(shè)計(jì)和應(yīng)用研究
上傳時(shí)間： 2013-04-15
上傳用戶：eeworm
資源簡(jiǎn)介：基于FPGA的8051SOC設(shè)計(jì)
上傳時(shí)間： 2013-04-15
上傳用戶：eeworm
資源簡(jiǎn)介：專輯類----可編程邏輯器件相關(guān)專輯 基于FPGA的系統(tǒng)設(shè)計(jì)和應(yīng)用研究-72頁(yè)-3.1M.rar
上傳時(shí)間： 2013-04-24
上傳用戶：123456wh
資源簡(jiǎn)介：專輯類----單片機(jī)專輯 基于FPGA的8051SOC設(shè)計(jì)-76頁(yè)-4.3M.rar
上傳時(shí)間： 2013-07-23
上傳用戶：zjf3110
資源簡(jiǎn)介：專輯類-可編程邏輯器件相關(guān)專輯-96冊(cè)-1.77G 基于FPGA的系統(tǒng)設(shè)計(jì)和應(yīng)用研究-72頁(yè)-3.1M.pdf
上傳時(shí)間： 2013-04-24
上傳用戶：2007yqing
資源簡(jiǎn)介：專輯類-單片機(jī)專輯-258冊(cè)-4.20G 基于FPGA的8051SOC設(shè)計(jì)-76頁(yè)-4.3M.pdf
上傳時(shí)間： 2013-06-06
上傳用戶：liu_yuankang
資源簡(jiǎn)介：用VHDL語(yǔ)言實(shí)現(xiàn)的基于FPGA的交換機(jī)設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：歸海惜雪
資源簡(jiǎn)介：基于FPGA的電子琴設(shè)計(jì),基于FPGA的電子琴設(shè)計(jì)
上傳時(shí)間： 2014-01-17
上傳用戶：qwe1234
資源簡(jiǎn)介：基于FPGA的8位乘法器代碼,可以進(jìn)行四象限乘法
上傳時(shí)間： 2013-12-01
上傳用戶：youmo81
資源簡(jiǎn)介：基于FPGA的電子琴設(shè)計(jì)的方案，實(shí)現(xiàn)了電子琴的基本功能，還實(shí)現(xiàn)了一些附加的功能。
上傳時(shí)間： 2016-05-03
上傳用戶：古谷仁美
資源簡(jiǎn)介：基于FPGA的NCO設(shè)計(jì),采用查表方法.八位地址線,一個(gè)周期采點(diǎn)256個(gè),輸出八位數(shù)據(jù).
上傳時(shí)間： 2016-05-29
上傳用戶：gundamwzc
資源簡(jiǎn)介：基于FPGA的CPU設(shè)計(jì) VHDL 編寫(xiě)
上傳時(shí)間： 2016-07-14
上傳用戶：tzl1975
資源簡(jiǎn)介：基于FPGA的SDRAM設(shè)計(jì)，相信大家都會(huì)感興趣！原版的外文書(shū)
上傳時(shí)間： 2016-07-18
上傳用戶：aa17807091
資源簡(jiǎn)介：基于FPGA的crc設(shè)計(jì)，有一定的參考價(jià)值，寫(xiě)的比較詳細(xì)
上傳時(shí)間： 2014-08-26
上傳用戶：csgcd001
資源簡(jiǎn)介：<基于FPGA的嵌入式設(shè)計(jì)上的光盤(pán)的第四章第二個(gè)實(shí)驗(yàn)
上傳時(shí)間： 2014-01-25
上傳用戶：黃華強(qiáng)
資源簡(jiǎn)介：基于FPGA的停表設(shè)計(jì)vudl編寫(xiě)，使用vhdl編寫(xiě)的.v文件。
上傳時(shí)間： 2017-03-12
上傳用戶：lx9076
資源簡(jiǎn)介：基于FPGA的秒表設(shè)計(jì)基于FPGA的秒表設(shè)計(jì)基于FPGA的秒表設(shè)計(jì)
上傳時(shí)間： 2017-05-18
上傳用戶：lht618
資源簡(jiǎn)介：一種基于FPGA的CPU設(shè)計(jì)........
上傳時(shí)間： 2014-01-19
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資源簡(jiǎn)介：基于FPGA的LCD1602驅(qū)動(dòng)，Verilog代碼，已經(jīng)調(diào)試成功
上傳時(shí)間： 2013-12-25
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