Viterbi算法的Verilog源代碼。
標(biāo)簽： Viterbi Verilog 算法 源代碼
上傳時間： 2014-01-07
上傳用戶：asdfasdfd
SPI協(xié)議的VHDL/Verilog語言實(shí)現(xiàn)。
標(biāo)簽： Verilog VHDL SPI 協(xié)議
上傳時間： 2015-08-16
上傳用戶：baiom
基于matlab的ofdm系統(tǒng)仿真,主要做了基帶部分的仿真。
標(biāo)簽： matlab ofdm 系統(tǒng)仿真 基帶
上傳時間： 2015-08-18
上傳用戶：秦莞爾w
曼碼解碼的Verilog代碼.可以多平臺運(yùn)行,此是第一部分,共四部分.
標(biāo)簽： Verilog 分 解碼 代碼
上傳時間： 2015-08-19
上傳用戶：GavinNeko
此是進(jìn)行循環(huán)冗余效驗(yàn)的Verilog編碼，適合多種標(biāo)準(zhǔn)，如CRC16
標(biāo)簽： Verilog 循環(huán)冗余 編碼
上傳時間： 2013-12-22
上傳用戶：refent
這是一組Verilog的代碼小程序，適合新手練習(xí)使用．
標(biāo)簽： Verilog 代碼 程序
上傳用戶：dsgkjgkjg
用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
標(biāo)簽： Verilog FPGA 分頻器
上傳時間： 2015-08-20
上傳用戶：songrui
verilog實(shí)現(xiàn)鎖存器，共有四個文件，包含測試文件
標(biāo)簽： verilog 鎖存器
上傳時間： 2013-12-25
上傳用戶：wpwpwlxwlx
verilog HDL實(shí)現(xiàn)先進(jìn)先出棧，不含測試文件
標(biāo)簽： verilog HDL 棧
上傳用戶：rocwangdp
verilog實(shí)現(xiàn)16*16位乘法器，帶測試文件
標(biāo)簽： verilog 16 乘法器
上傳時間： 2013-12-18
上傳用戶：天誠24
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
