crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the testbench file of above module.
標(biāo)簽： crc_table reset seed for
上傳時間： 2014-01-09
上傳用戶：181992417
Verilog HDl代碼，學(xué)習(xí)一顆看一下
標(biāo)簽： Verilog HDl 代碼
上傳時間： 2014-01-15
上傳用戶：我干你啊
包含了四位計(jì)數(shù)器等基本數(shù)字模塊的的verilog HDL程序代碼,該功能實(shí)現(xiàn),可以直接利用DC進(jìn)行綜合,得到硬件電路,亦能夠轉(zhuǎn)換成VHDL語言進(jìn)行綜合
標(biāo)簽： verilog VHDL HDL 計(jì)數(shù)器
上傳時間： 2013-12-19
上傳用戶：hopy
本程序（狀態(tài)機(jī)）使用Verilog HDL語言編寫，并通過QuestaSim仿真。
標(biāo)簽： Verilog HDL 程序 狀態(tài)
上傳時間： 2013-12-26
上傳用戶：894898248
數(shù)字計(jì)算機(jī)的設(shè)計(jì)coric,利用 verilog實(shí)現(xiàn),格式為.v格式.詳細(xì)見文件注釋
標(biāo)簽： verilog coric 數(shù)字 計(jì)算機(jī)
上傳時間： 2013-12-20
上傳用戶：dongqiangqiang
本程序是對V-BLAST系統(tǒng)及其檢測算法的仿真，可采用BPSK,QPSK,16QAM,64QAM調(diào)制。檢測算法為ML，MMSE,ZF,以及采用迫零的連續(xù)干擾消除檢測算法。
標(biāo)簽： V-BLAST 程序 檢測算法 仿真
上傳時間： 2016-08-04
上傳用戶：ainimao
數(shù)字集成電路設(shè)計(jì)入門 --從HDL到版圖 于敦山 北大微電子學(xué)系 Verilog完整課件，是學(xué)習(xí)verilog HDL的很好的參考資料。
標(biāo)簽： Verilog HDL 數(shù)字集成 微電子學(xué)
上傳時間： 2013-12-23
上傳用戶：戀天使569
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示
標(biāo)簽： Verilog-HDL 9.4 硬件電路 測量
上傳時間： 2013-12-27
上傳用戶：wangchong
自己編寫的一個verilog HDL小程序，實(shí)現(xiàn)基本的task調(diào)用function的功能，對初學(xué)者有用。在xilinx的ISE仿真調(diào)試通過
標(biāo)簽： verilog HDL 編寫 程序
上傳用戶：秦莞爾w
色彩空間轉(zhuǎn)換Hdl代碼,效率較高,門級優(yōu)化極佳.面積小.
標(biāo)簽： Hdl 色彩 代碼 效率
上傳時間： 2014-10-28
上傳用戶：wendy15
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