viterbi decoder , use verilog HDL language.
標簽： language viterbi decoder verilog
上傳時間： 2015-10-06
上傳用戶：lili123
第二個搜索函數為私有成員函數S a v e S e a r c h，由插入和刪除操作來調用。S a v e S e a r c h不僅 包含了S e a r c h的功能，而且可把每一級中遇到的最后一個節點存放在數組l a s t之中
上傳時間： 2015-10-11
上傳用戶：zm7516678
以 AT89S52為核心 ,通過 A/D、D/A轉換和 V/ I轉換及獨特的算法實現高精度的電流控制 ,電流輸出范圍為 20～ 2000mA的數控直流電流源。該電流源具有電流可預置 , lmA步進 ,同時顯示給定值和實測值等功能。
上傳時間： 2015-10-14
上傳用戶：wangzhen1990
java實現的端口映射器 jPortMap-v 0.1
標簽： jPortMap-v java 0.1 端口
上傳時間： 2015-10-19
上傳用戶：bruce
Verilog HDL: Magnitude For a vector (a,b), the magnitude representation is the following: A common approach to implementing these arithmetic functions is to use the Coordinate Rotation Digital Computer (CORDIC) algorithm. The CORDIC algorithm calculates the trigonometric functions of sine, cosine, magnitude, and phase using an iterative process. It is made up of a series of micro-rotations of the vector by a set of predetermined constants, which are powers of two. Using binary arithmetic, this algorithm essentially replaces multipliers with shift and add operations. In a Stratix™ device, it is possible to calculate some of these arithmetic functions directly, without having to implement the CORDIC algorithm.
標簽： representation Magnitude the magnitude
上傳時間： 2013-12-24
上傳用戶：金宜
％DEFINEV Scaling vector and derivative ％ ％ [v,dv]= DEFINEV(g,x,l,u) returns v, distances to the ％ bounds corresponding to the sign of the gradient g, where ％ l is the vector of lower bounds, u is the vector of upper ％ bounds. Vector dv is 0-1 sign vector (See ?? for more detail.) ％ ％ Copyright (c) 1990-98 by The MathWorks, Inc. ％ $Revision: 1.2 $ $Date: 1998/03/21 16:29:10 $
標簽： DEFINEV derivative distances Scaling
上傳時間： 2013-12-24
上傳用戶：sz_hjbf
TSevenZipVCL v.0.73 By Rainer Geigenberger. Component / Wrapper to use the 7zip dll. Easy to use. Multivolume, password support. 7zip.dll and SFX-module included. 這是我個人非常推崇的7Zip的又一個delphi下的控件，你可以很容易的在你的應用程序中加入對于7zip的支持。 完整功能，包含源代碼，for D2005 D2006 D5 D6 D7
標簽： TSevenZipVCL Geigenberger Component Wrapper
上傳時間： 2014-08-14
上傳用戶：miaochun888
fifo verilog hdl 源程序
上傳時間： 2014-01-01
上傳用戶：我干你啊
Verilog-HDL編寫規范-非常全,非常適合初學者
標簽： Verilog-HDL 編寫 初學者
上傳時間： 2013-12-22
上傳用戶：aappkkee
最小二乘遞推算法的Matlab仿真 v(k)是服從N(0,1)分布的不相關隨機噪聲
上傳時間： 2015-11-01
上傳用戶：love1314
