verilog hdl寫的利用fpga控制ad7865進(jìn)行多路ad數(shù)據(jù)采集的程序源代碼。
標(biāo)簽： verilog fpga 7865 hdl
上傳時(shí)間： 2016-03-09
上傳用戶：希醬大魔王
基于FPGA的多功能數(shù)字鐘Verilog設(shè)計(jì)2007-06-17 21:06基本功能： 1．具有時(shí)、分、秒計(jì)數(shù)顯示功能（6位數(shù)碼管構(gòu)成），以24小時(shí)循環(huán)為計(jì)時(shí)基準(zhǔn)。 2. 具有調(diào)節(jié)小時(shí)、分鐘的功能。 3．具有整點(diǎn)報(bào)時(shí)功能，整點(diǎn)報(bào)時(shí)的同時(shí)數(shù)碼管顯示閃爍提示。
標(biāo)簽： Verilog FPGA 2007 06
上傳時(shí)間： 2016-03-10
上傳用戶：cc1915
FPGA實(shí)現(xiàn)RS-232串口收發(fā)的Verilog程序，已經(jīng)調(diào)通。
標(biāo)簽： Verilog FPGA 232 RS
上傳時(shí)間： 2014-10-30
上傳用戶：gdgzhym
uart串口通信程序 用VERILOG HDL 編寫 可以有效應(yīng)用于FPGA上
標(biāo)簽： VERILOG uart FPGA HDL
上傳時(shí)間： 2014-01-04
上傳用戶：頂?shù)弥?/p>
LCD的驅(qū)動(dòng)程序 用verilog HDL 編寫 可以用于FPGA上 經(jīng)過(guò)測(cè)試 可以使用
標(biāo)簽： verilog FPGA LCD HDL
上傳時(shí)間： 2013-11-29
VGA實(shí)驗(yàn)的Verilog HDL代碼用于FPGA
標(biāo)簽： Verilog FPGA VGA HDL
上傳時(shí)間： 2014-12-07
上傳用戶：天涯
PWM的Verilog HDL代碼用于FPGA
標(biāo)簽： Verilog FPGA PWM HDL
上傳時(shí)間： 2013-12-22
上傳用戶：zhanditian
FPGA Verilog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測(cè)試可用
標(biāo)簽： Verilog ASSIGN ALWAYS FPGA
上傳時(shí)間： 2016-04-27
上傳用戶：daoxiang126
一個(gè)用verilog實(shí)現(xiàn)的fpga上的uart接口模塊，包括測(cè)試模塊和實(shí)體，并實(shí)現(xiàn)了輸出接口和狀態(tài)接口。
標(biāo)簽： verilog fpga uart 接口模塊
上傳時(shí)間： 2014-07-19
上傳用戶：gengxiaochao
這是一個(gè)DWT的Verilog code,它的主要功用是PC與FPGA之間的DWT程序的溝通與傳輸
標(biāo)簽： DWT Verilog FPGA code
上傳時(shí)間： 2014-08-09
上傳用戶：xc216
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