《基于Xilinx FPGA的OFDM通信系統(tǒng)基帶設(shè)計(jì)》附帶的代碼
標(biāo)簽： Xilinx FPGA OFDM 通信系統(tǒng)
上傳時(shí)間： 2014-01-10
上傳用戶：15501536189
FPGA實(shí)驗(yàn)指導(dǎo)書（5萬門）.doc+2007-08-14
上傳時(shí)間： 2013-10-13
上傳用戶：zycidjl
MATLAB及其在FPGA中的應(yīng)用（第2版）
標(biāo)簽： MATLAB FPGA 中的應(yīng)用
上傳時(shí)間： 2013-11-01
上傳用戶：wettetw
針對(duì)調(diào)制樣式在不同環(huán)境下的變化，采用了FPGA部分動(dòng)態(tài)可重構(gòu)的新方法，通過對(duì)不同調(diào)制樣式信號(hào)的解調(diào)模塊的動(dòng)態(tài)加載，來實(shí)現(xiàn)了不同環(huán)境下針對(duì)不同調(diào)制樣式的解調(diào)。這種方式比傳統(tǒng)的設(shè)計(jì)方式具有更高的靈活性、可擴(kuò)展性，并減低了成本和功耗。該設(shè)計(jì)方案同時(shí)也介紹了FPGA部分動(dòng)態(tài)可重構(gòu)的概念和特點(diǎn)，可以對(duì)其它通信信號(hào)處理系統(tǒng)設(shè)計(jì)提供一定的參考。
標(biāo)簽： FPGA 部分動(dòng)態(tài)可重構(gòu) 信號(hào)解調(diào)系統(tǒng)
上傳時(shí)間： 2013-11-11
上傳用戶：GeekyGeek
在軟件無線電數(shù)字接收機(jī)中，從AD前端采集過來的數(shù)字信號(hào)頻率高達(dá)72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號(hào)處理任務(wù)。因此合理的設(shè)計(jì)基于FPGA的DDC，以降低數(shù)字信號(hào)頻率，方便后端DSP實(shí)時(shí)完成相關(guān)的數(shù)字信號(hào)處理任務(wù)就顯得尤為重要。在很多數(shù)字信號(hào)處理系統(tǒng)中，數(shù)字信號(hào)頻率是非常高的，而后端數(shù)字信號(hào)處理器件幾乎不能滿足系統(tǒng)的實(shí)時(shí)性要求，此時(shí)通過合理的設(shè)計(jì)DDC就可以解決上述問題。
上傳時(shí)間： 2014-12-28
上傳用戶：432234
本文是關(guān)于賽靈思Artix-7 FPGA 數(shù)據(jù)手冊(cè):直流及開關(guān)特性的詳細(xì)介紹。 文章中也討論了以下問題： 1.全新 Artix-7 FPGA 系列有哪些主要功能和特性? Artix-7 系列提供了業(yè)界最低功耗、最低成本的 FPGA，采用了小型封裝，配合Virtex 架構(gòu)增強(qiáng)技術(shù)，能滿足小型化產(chǎn)品的批量市場(chǎng)需求，這也正是此前 Spartan 系列 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。與 Spartan-6 FPGA 相比，Artix-7 器件的邏輯密度從 20K 到 355K 不等，不但使速度提升 30%，功耗減半，尺寸減小 50%，而且價(jià)格也降了 35%。 2.Artix-7 FPGA 系列支持哪些類型的應(yīng)用和終端市場(chǎng)? Artix-7 FPGA 系列面向各種低成本、小型化以及低功耗的應(yīng)用，包括如便攜式超聲波醫(yī)療設(shè)備、軍用通信系統(tǒng)、高端專業(yè)/消費(fèi)類相機(jī)的 DSLR 鏡頭模塊，以及航空視頻分配系統(tǒng)等。
標(biāo)簽： Artix FPGA 賽靈思 數(shù)據(jù)手冊(cè)
上傳時(shí)間： 2013-10-11
上傳用戶：zouxinwang
veriloghdl進(jìn)行fpga設(shè)計(jì)的一些基本方法，對(duì)初學(xué)者很有幫助
標(biāo)簽： veriloghdl fpga
上傳時(shí)間： 2013-11-17
上傳用戶：muhongqing
賽靈思FPGA芯片論文，值得一看。
標(biāo)簽： FPGA 賽靈思 芯片架構(gòu) 分
上傳時(shí)間： 2014-12-28
上傳用戶：1583264429
基于FPGA硬件實(shí)現(xiàn)固定倍率的圖像縮放，將2維卷積運(yùn)算分解成2次1維卷積運(yùn)算，對(duì)輸入原始圖像像素先進(jìn)行行方向的卷積，再進(jìn)行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設(shè)計(jì)為一個(gè)單元體的循環(huán)過程，在單元體內(nèi)部，事先計(jì)算出卷積系數(shù)。
上傳時(shí)間： 2013-12-03
上傳用戶：fudong911
高級(jí)FPGA 教學(xué)實(shí)驗(yàn)平臺(tái)實(shí)驗(yàn)指導(dǎo)書－嵌入式系統(tǒng)設(shè)計(jì)
標(biāo)簽： FPGA 教學(xué)實(shí)驗(yàn) 指導(dǎo)書 嵌入式系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-11-02
上傳用戶：zczc
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
