可靠通信要求消息從信源到信宿盡量無(wú)誤傳輸,這就要求通信系統(tǒng)具有很好的糾錯(cuò)能力,如使用差錯(cuò)控制編碼。自仙農(nóng)定理提出以來(lái),先后有許多糾錯(cuò)編碼被相繼提出,例如漢明碼,BCH碼和RS碼等,而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯(cuò)性能成為通信界的一個(gè)里程碑。 然而,Turbo碼迭代譯碼復(fù)雜度大,導(dǎo)致其譯碼延時(shí)大,故而在工程中的應(yīng)用受到一定限制,而并行Turbo譯碼可以很好地解決上述問(wèn)題。本論文的主要工作是通過(guò)硬件實(shí)現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲(chǔ)器的并行子交織器解決方法,很好地解決了并行訪問(wèn)存儲(chǔ)器沖突的問(wèn)題。 本論文在現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)平臺(tái)上實(shí)現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實(shí)現(xiàn)的并行Turbo編譯碼器在時(shí)鐘頻率為33MHz,幀長(zhǎng)為1024比特,并行子譯碼器數(shù)和最大迭代次數(shù)均為4時(shí),可支持8.2Mbps的編譯碼數(shù)掘吞吐量,而譯碼時(shí)延小于124us。本文還使用EP2C35FPGA芯片設(shè)計(jì)了系統(tǒng)開(kāi)發(fā)板。該開(kāi)發(fā)板可提供高速以太網(wǎng)MAC/PHY和PCI接口,很好地滿足了通信系統(tǒng)需求。系統(tǒng)測(cè)試結(jié)果表明,本文所實(shí)現(xiàn)的并行Turbo編譯碼器及其開(kāi)發(fā)板運(yùn)行正確、有效且可靠。 本論文主要分為五章,第一章為緒論,介紹Turbo碼背景和硬件實(shí)現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計(jì)與實(shí)現(xiàn),分別介紹了編碼器和譯碼器的RTL設(shè)計(jì),還提出了一種基于多端口存儲(chǔ)器的并行子交織器和解交織器設(shè)計(jì)。第三章討論了使用NIOS處理器的SOC架構(gòu),使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC/0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開(kāi)發(fā)板設(shè)計(jì)與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
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本論文來(lái)自于863項(xiàng)目基于光互連自組織內(nèi)存服務(wù)體系(簡(jiǎn)稱MemoryBox)。本文主要研究Memory Box系統(tǒng)中基于可重配置計(jì)算架構(gòu),軟硬件攜同設(shè)計(jì)方法,在XILINX VIRTEX 2 Pro FPGA上設(shè)計(jì)實(shí)現(xiàn)嵌入式系統(tǒng)。由于嵌入式系統(tǒng)是Memory Box工作的平臺(tái),所以硬件應(yīng)具有良好的擴(kuò)展性、靈活性,軟件應(yīng)具有優(yōu)良的穩(wěn)定性。在硬件平臺(tái)選型時(shí),我們選擇的是基于高性能Xilinx VIRTEX2 Pro的自制開(kāi)發(fā)板。嵌入式系統(tǒng)軟硬件開(kāi)發(fā)平臺(tái)選用的是Xilinx EDK、ISE。內(nèi)核移植所用的交叉開(kāi)發(fā)工具鏈為powerpc-405-linux-gnu。該交叉開(kāi)發(fā)工具鏈工作在Red Hat Enterprise LINUX.AS 4平臺(tái)下。 本論文主要包括三部分工作:首先是硬件設(shè)計(jì),其核心是EDK和ISE設(shè)計(jì)的SOPC工程;然后是嵌入式LINUX內(nèi)核移植與調(diào)試;最后完成存儲(chǔ)管理軟件的設(shè)計(jì)。完全用硬件實(shí)現(xiàn)系統(tǒng)要求的各種存儲(chǔ)管理功能極其困難。而通過(guò)移植內(nèi)核,存儲(chǔ)管理軟件以運(yùn)行在Linux內(nèi)核上的應(yīng)用軟件的形式實(shí)現(xiàn)了其功能。存儲(chǔ)管理軟件要解決共享沖突,負(fù)載均衡,遠(yuǎn)程內(nèi)存與本地內(nèi)存的地址一致性以及對(duì)海量?jī)?nèi)存陣列的重新編址等問(wèn)題,設(shè)計(jì)出較完善的Memory Box的存儲(chǔ)管理模型。
標(biāo)簽: FPGA 嵌入式系統(tǒng)
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電梯群控系統(tǒng)是一種控制三臺(tái)或以上電梯的控制系統(tǒng),旨在提高對(duì)電梯乘客的服務(wù)質(zhì)量并減少成本,如:電梯的功耗。目前大多數(shù)的電梯群控系統(tǒng)采用的是“大廳呼叫指派”的方法來(lái)指派電梯去響應(yīng)乘客的呼梯。在這種方法中,電梯群控系統(tǒng)將根據(jù)目前建筑內(nèi)的客流量來(lái)選擇最合適的電梯。在充分研究了當(dāng)前普遍應(yīng)用的電梯群控算法后,本文提出了一種基于模糊算法的電梯群控算法,該算法可根據(jù)不同的客流量模式對(duì)整個(gè)建筑中的電梯群進(jìn)行派梯策略的調(diào)整,并在此基礎(chǔ)上,加入了經(jīng)驗(yàn)調(diào)整參數(shù),使該算法增加了記憶調(diào)整功能。 本文在Matlab上對(duì)改進(jìn)的算法進(jìn)行了相關(guān)建模驗(yàn)證。驗(yàn)證結(jié)果表明,相比只是應(yīng)用類似模糊算法的電梯群控算法,本算法對(duì)于客流量模式相對(duì)穩(wěn)定的大型寫(xiě)字樓等對(duì)群控系統(tǒng)要求比較嚴(yán)格的樓宇更為適用,即擁有更好的應(yīng)用前景。 本文還對(duì)所提出的算法在工程上采用FPGA進(jìn)行應(yīng)用做了一定的研究。在用C程序建立該算法的基礎(chǔ)上采用了在Xilinx VirtexII Pro開(kāi)發(fā)板上運(yùn)行MicroBlaze軟IP核的方法對(duì)該算法進(jìn)行了調(diào)試并運(yùn)行成功。得到的運(yùn)行結(jié)果與用Matlab驗(yàn)證的結(jié)果一致。證明了該算法在工程上的可應(yīng)用性。
標(biāo)簽: FPGA 電梯群控系統(tǒng) 分
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隨著計(jì)算機(jī)技術(shù)和通信技術(shù)的迅速發(fā)展,數(shù)字視頻在信息社會(huì)中發(fā)揮著越來(lái)越重要的作用,視頻傳輸系統(tǒng)已經(jīng)被廣泛應(yīng)用于交通管理、工業(yè)監(jiān)控、廣播電視、銀行、商場(chǎng)等多個(gè)領(lǐng)域。同時(shí),F(xiàn)PGA單片規(guī)模的不斷擴(kuò)大,在FPGA芯片內(nèi)部實(shí)現(xiàn)復(fù)雜的數(shù)字信號(hào)處理系統(tǒng)也成為現(xiàn)實(shí),因此采用FPGA實(shí)現(xiàn)視頻壓縮和傳輸已成為一種最佳選擇。 本文將視頻壓縮技術(shù)和光纖傳輸技術(shù)相結(jié)合,設(shè)計(jì)了一種基于無(wú)損壓縮算法的多路數(shù)字視頻光纖傳輸系統(tǒng),系統(tǒng)利用時(shí)分復(fù)用和無(wú)損壓縮技術(shù),采用串行數(shù)字視頻傳輸?shù)姆绞剑稍谝桓饫w中同時(shí)傳輸8路以上視頻信號(hào)。系統(tǒng)在總體設(shè)計(jì)時(shí),確定了基于FPGA的設(shè)計(jì)方案,采用ADI公司的AD9280和AD9708芯片實(shí)現(xiàn)A/D轉(zhuǎn)換和D/A轉(zhuǎn)換,在FPGA里實(shí)現(xiàn)系統(tǒng)的時(shí)分復(fù)用/解復(fù)用、視頻數(shù)據(jù)壓縮/解壓縮和線路碼編解碼,利用光收發(fā)一體模塊實(shí)現(xiàn)電光轉(zhuǎn)換和光電轉(zhuǎn)換。視頻壓縮采用LZW無(wú)損壓縮算法,用Verilog語(yǔ)言設(shè)計(jì)了壓縮模塊和解壓縮模塊,利用Xilinx公司的IP核生成工具Core Generator生成FIFO來(lái)緩存壓縮/解壓縮單元的輸入輸出數(shù)據(jù),光纖線路碼采用CIMT碼,設(shè)計(jì)了編解碼模塊,解碼過(guò)程中,利用數(shù)字鎖相環(huán)來(lái)實(shí)現(xiàn)發(fā)射與接收的幀同步,在ISE8.2和Modelsim仿真環(huán)境下對(duì)FPGA模塊進(jìn)行了功能仿真和時(shí)序仿真,并在Spartan-3E開(kāi)發(fā)板和視頻擴(kuò)展板上完成了系統(tǒng)的硬件調(diào)試與驗(yàn)證工作,實(shí)驗(yàn)證明,系統(tǒng)工作穩(wěn)定,圖像清晰,實(shí)時(shí)傳輸效果好,可用于交通、安防、工業(yè)監(jiān)控等多個(gè)領(lǐng)域。 本文將視頻壓縮和線路碼編解碼在FPGA里實(shí)現(xiàn),利用FPGA的并行處理優(yōu)勢(shì),大大提高了系統(tǒng)的處理速度,使系統(tǒng)具有集成度高、靈活性強(qiáng)、調(diào)試方便、抗干擾能力強(qiáng)、易于升級(jí)等特點(diǎn)。
標(biāo)簽: FPGA 數(shù)字視頻 光纖傳輸系統(tǒng)
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目前對(duì)數(shù)字化音頻處理的具體實(shí)現(xiàn)主要集中在以DSP或?qū)S肁SIC芯片為核心的處理平臺(tái)的開(kāi)發(fā)方面,存在著并行處理性能差,系統(tǒng)升級(jí)和在線配置不靈活等缺點(diǎn)。另一方面現(xiàn)有解決方案的設(shè)計(jì)主要集中于處理器芯片,而對(duì)于音頻編解碼芯片的關(guān)注度較低,而且沒(méi)有提出過(guò)從芯片層到PCB板層的完整設(shè)計(jì)思路。本文針對(duì)上述問(wèn)題對(duì)數(shù)字化音頻處理平臺(tái)進(jìn)行了研究,主要內(nèi)容包括: 1、提出了基于FPGA的通用音頻處理平臺(tái),該方案有別于現(xiàn)有的基于MCU、DSP和其它專用ASIC芯片的方案,論證了基于FPGA的音頻處理系統(tǒng)的結(jié)構(gòu)及設(shè)計(jì)工作流程,并對(duì)嵌入式音頻處理系統(tǒng)專門(mén)進(jìn)行了研究。 2、提出了從芯片層到PCB板層的完整設(shè)計(jì)思路,并將設(shè)計(jì)思路得以實(shí)現(xiàn)。完成了FPGA的設(shè)計(jì)及實(shí)現(xiàn)過(guò)程,包括:系統(tǒng)整體分析,設(shè)計(jì)流程分析,配置模塊和數(shù)據(jù)通信模塊的RTL實(shí)現(xiàn)等;解決了FPGA與音頻編解碼芯片TLV320AIC23B之間接口不匹配問(wèn)題;給出配置和數(shù)據(jù)通信模塊的功能方框圖;從多個(gè)角度完善PCB板設(shè)計(jì),給出了各個(gè)系統(tǒng)組成部分的詳細(xì)設(shè)計(jì)方案和硬件電路原理圖,并附有PCB圖。 3、建立了實(shí)驗(yàn)和分析環(huán)境,完成了各項(xiàng)實(shí)驗(yàn)和分析工作,主要包括:PCB板信號(hào)完整性分析和優(yōu)化,F(xiàn)PGA系統(tǒng)中各個(gè)功能模塊的實(shí)驗(yàn)與分析等。實(shí)驗(yàn)和分析結(jié)果論證了系統(tǒng)設(shè)計(jì)的合理性和實(shí)用性。 本文的研究與實(shí)現(xiàn)工作通過(guò)實(shí)驗(yàn)和分析得到了驗(yàn)證。結(jié)果表明,本文提出的由FPGA和音頻編解碼芯片TLV320AIC23B組成的數(shù)字化音頻處理系統(tǒng)完全可以實(shí)現(xiàn)音頻信號(hào)的數(shù)字化處理,從而可以將FPGA在數(shù)字信號(hào)處理領(lǐng)域的優(yōu)點(diǎn)充分發(fā)揮于音頻信號(hào)處理領(lǐng)域。
標(biāo)簽: FPGA 通用數(shù)字 處理平臺(tái) 音頻
上傳時(shí)間: 2013-06-09
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正交頻分復(fù)用(OFDM,Orthogonal Frequency Division Multiplexing)技術(shù)作為一種可以有效對(duì)抗信號(hào)波形間干擾的高速傳輸技術(shù),引起了廣泛關(guān)注。它利用許多并行的、傳輸?shù)退俾蕯?shù)據(jù)的子載波來(lái)實(shí)現(xiàn)高速率的通信。它的特點(diǎn)是各子載波相互正交,所以擴(kuò)頻調(diào)制后的頻譜可以相互重疊,不但減小了子載波問(wèn)的相互干擾,還大大提高了頻譜利用率。由于OFDM的高頻譜利用率、易于硬件實(shí)現(xiàn)、對(duì)抗頻率選擇性衰落和窄帶干擾的能力突出等優(yōu)點(diǎn),它成為第四代移動(dòng)通信的首選技術(shù),是當(dāng)前移動(dòng)通信技術(shù)研究的熱點(diǎn)問(wèn)題。 本文概括的介紹了OFDM系統(tǒng)的基本概念、基本工作原理和關(guān)鍵技術(shù),重點(diǎn)討論了如何在FPGA上實(shí)現(xiàn)OFDM低中頻收發(fā)信機(jī)。基于這些理論知識(shí),確定了OFDM低中頻收發(fā)信機(jī)系統(tǒng)實(shí)現(xiàn)方案,并選擇ALTERA公司的Cyclone
標(biāo)簽: FPGA OFDM 全數(shù)字 收發(fā)信機(jī)
上傳時(shí)間: 2013-06-29
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智能化住宅小區(qū),是指在一定范圍內(nèi)通過(guò)有效的傳輸網(wǎng)絡(luò),將多元住處服務(wù)、物業(yè)管理、安防以及住宅智能化等系統(tǒng)結(jié)合在一起,為該小區(qū)的服務(wù)與管理提供高技術(shù)的智能化手段。從而實(shí)現(xiàn)快捷高效的超值服務(wù)管理和安全舒適的家居環(huán)境,使業(yè)主生活得更安全、更方便。 隨著國(guó)民經(jīng)濟(jì)和科學(xué)技術(shù)水平的提高,特別是計(jì)算機(jī)技術(shù)、通信技術(shù)、網(wǎng)絡(luò)技術(shù)和控制技術(shù)的迅速發(fā)展,促進(jìn)了智能小區(qū)在我國(guó)的推廣和應(yīng)用。目前這些小區(qū)的智能化建設(shè)大多數(shù)是采用Lonworks、FF等現(xiàn)場(chǎng)總線技術(shù)。但是現(xiàn)場(chǎng)總線協(xié)議標(biāo)準(zhǔn)化程度還不成熟,且成本較高。隨著寬帶Internet進(jìn)入家庭,利用Internet來(lái)構(gòu)建智能小區(qū)已成為大勢(shì)所趨。 本文介紹了一種基于以太網(wǎng)和FPGA的嵌入式智能小區(qū)管理系統(tǒng)的組建方法。首先,以Altera的FPGA為核心,通過(guò)在外圍添加適當(dāng)?shù)拇鎯?chǔ)設(shè)備和通信接口設(shè)備,構(gòu)成一個(gè)嵌入式系統(tǒng)的硬件平臺(tái)。其次,在此平臺(tái)的基礎(chǔ)上,通過(guò)在FPGA中定制Nios Ⅱ軟核處理器以及在外圍的Flash存儲(chǔ)器中下載uClinux操作系統(tǒng),從而構(gòu)建出一套資源豐富的嵌入式操作系統(tǒng)。該系統(tǒng)帶有一個(gè)網(wǎng)絡(luò)功能齊全的Web服務(wù)器。最后,將此操作系統(tǒng)作為智能小區(qū)的樓宇集中器,再根據(jù)需要配置適當(dāng)?shù)牟杉骱惋@示器,就可以組建成一套功能強(qiáng)大的智能小區(qū)管理系統(tǒng)。它可以完成圖像抄表、定時(shí)圖像采集、實(shí)時(shí)溫度監(jiān)控、樓宇廣播、智能語(yǔ)音報(bào)警等功能。 這種利用當(dāng)前流行的嵌入式系統(tǒng)來(lái)組建的智能小區(qū)管理系統(tǒng),不但實(shí)現(xiàn)簡(jiǎn)單、功能強(qiáng)大;而且節(jié)約布線、成本低廉。因此具有很高的性價(jià)比,相信在未來(lái)有較大的市場(chǎng)潛力。 本文主要包括如下幾個(gè)部分:系統(tǒng)硬件結(jié)構(gòu)設(shè)計(jì),包括系統(tǒng)的原理圖構(gòu)建和PCB板的繪制:系統(tǒng)核心處理器設(shè)計(jì),包括Nios Ⅱ軟核CPU的設(shè)計(jì)方法、外圍存儲(chǔ)和通信器件的添加及設(shè)計(jì)方法;嵌入式操作系統(tǒng)uClinux的相關(guān)知識(shí)及移植方法:系統(tǒng)的軟件結(jié)構(gòu)設(shè)計(jì),包括圖像采集、溫度采集、LCD顯示等CGI程序設(shè)計(jì),以及單片機(jī)語(yǔ)音報(bào)警程序設(shè)計(jì)等;最后給出了調(diào)試情況以及一些試驗(yàn)結(jié)果。
標(biāo)簽: FPGA 以太網(wǎng) 智能小區(qū) 管理系統(tǒng)
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采用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)可以快速實(shí)現(xiàn)數(shù)字電路,但是用于生成FPGA編程的比特流文件的CAD工具在編制大規(guī)模電路時(shí)常常需要數(shù)小時(shí)的時(shí)間,以至于許多設(shè)計(jì)者甚至通過(guò)在給定FPGA上采用更多的資源,或者以犧牲電路速度為代價(jià)來(lái)提高編制速度。電路編制過(guò)程中大部分時(shí)間花費(fèi)在布線階段,因此有效的布線算法能極大地減少布線時(shí)間。 許多布線算法已經(jīng)被開(kāi)發(fā)并獲得應(yīng)用,其中布爾可滿足性(SAT)布線算法及幾何查找布線算法是當(dāng)前最為流行的兩種。然而它們各有缺點(diǎn):基于SAT的布線算法在可擴(kuò)展性上有很大缺陷;幾何查找布線算法雖然具有廣泛的拆線重布線能力,但當(dāng)實(shí)際問(wèn)題具有嚴(yán)格的布線約束條件時(shí),它在布線方案的收斂方面存在很大困難。基于此,本文致力于探索一種能有效解決以上問(wèn)題的新型算法,具體研究工作和結(jié)果可歸納如下。 1、在全面調(diào)查FPGA結(jié)構(gòu)的最新研究動(dòng)態(tài)的基礎(chǔ)上,確定了一種FPGA布線結(jié)構(gòu)模型,即一個(gè)基于SRAM的對(duì)稱陣列(島狀)FPGA結(jié)構(gòu)作為研究對(duì)象,該模型僅需3個(gè)適合的參數(shù)即能表示布線結(jié)構(gòu)。為使所有布線算法可在相同平臺(tái)上運(yùn)行,選擇了美國(guó)北卡羅來(lái)納州微電子中心的20個(gè)大規(guī)模電路作為基準(zhǔn),并在布線前采用VPR399對(duì)每個(gè)電路都生成30個(gè)布局,從而使所有的布線算法都能夠直接在這些預(yù)制電路上運(yùn)行。 2、詳細(xì)研究了四種幾何查找布線算法,即一種基本迷宮布線算法Lee,一種基于協(xié)商的性能驅(qū)動(dòng)的布線算法PathFinder,一種快速的時(shí)延驅(qū)動(dòng)的布線算法VPR430和一種協(xié)商A
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由于其很強(qiáng)的糾錯(cuò)性能和適合硬件實(shí)現(xiàn)的編譯碼算法,卷積編碼和軟判決維特比譯碼目前已經(jīng)廣泛應(yīng)用于衛(wèi)星通信系統(tǒng)。然而隨著航天事業(yè)的發(fā)展,衛(wèi)星有效載荷種類的增多和分辨率的不斷提高,信息量越來(lái)越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問(wèn)題。本論文結(jié)合在研項(xiàng)目,在編譯碼算法、編譯碼器的設(shè)計(jì)與實(shí)現(xiàn)、編譯碼器性能提高三個(gè)方面對(duì)卷積編碼和維特比譯碼進(jìn)行了深入研究,并進(jìn)一步介紹了使用VHDL語(yǔ)言和原理圖混合輸入的方式,實(shí)現(xiàn)一種(7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細(xì)過(guò)程;然后將設(shè)計(jì)下載到XILINX的Virtex2 FPGA內(nèi)部進(jìn)行功能和時(shí)序確認(rèn),最終在整個(gè)數(shù)據(jù)傳輸系統(tǒng)中測(cè)試其性能。本文所實(shí)現(xiàn)的維特比譯碼器速率達(dá)160Mbps,遠(yuǎn)遠(yuǎn)高于目前國(guó)內(nèi)此領(lǐng)域內(nèi)的相關(guān)產(chǎn)品速率。 首先,論文具體介紹了卷積編碼和維特比譯碼的算法,研究卷積碼的各種參數(shù)(約束長(zhǎng)度、生成多項(xiàng)式、碼率以及增信刪余等)對(duì)其譯碼性能的影響;針對(duì)項(xiàng)目需求,確定卷積編碼器的約束長(zhǎng)度、生成多項(xiàng)式格式、碼率和相應(yīng)的維特比譯碼器的回歸長(zhǎng)度。 其次,論文介紹了編解碼器的軟、硬件設(shè)計(jì)和調(diào)試一根據(jù)已知條件,使用VHDL語(yǔ)言和原理圖混合輸入的方式設(shè)計(jì)卷積編碼和維特比譯碼的源代碼和原理圖,分別采用功能和電路級(jí)仿真,確定卷積編碼和維特比譯碼分別需要占用的資源,考慮卷積編碼器和維特比譯碼器的具體設(shè)計(jì)問(wèn)題,包括編譯碼的基本結(jié)構(gòu),各個(gè)模塊的功能及實(shí)現(xiàn)策略,編譯碼器的時(shí)序、邏輯綜合等;根據(jù)軟件仿真結(jié)果,分別確定卷積編碼器和維特比譯碼器的接口、所需的FPGA器件選型和進(jìn)行各自的印制板設(shè)計(jì)。利用卷積碼本身的特點(diǎn),結(jié)合FPGA內(nèi)部結(jié)構(gòu),采用并行卷積編碼和譯碼運(yùn)算,設(shè)計(jì)出高速編譯碼器;對(duì)軟、硬件分別進(jìn)行驗(yàn)證和調(diào)試,并將驗(yàn)證后的軟件下載到FPGA進(jìn)行電路級(jí)調(diào)試。 最后,論文討論了卷積編碼和維特比譯碼的性能:利用已有的測(cè)試設(shè)備在整個(gè)數(shù)據(jù)傳輸系統(tǒng)中測(cè)試其性能(與沒(méi)有采用糾錯(cuò)編碼的數(shù)傳系統(tǒng)進(jìn)行比對(duì));在信道中加入高斯白噪聲,模擬高斯信道,進(jìn)行誤碼率和信噪比測(cè)試。
上傳時(shí)間: 2013-04-24
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FPGA 技術(shù)是圖像處理領(lǐng)域的一個(gè)重要的研究課題,近年來(lái)倍受人們的關(guān)注。本文研究了視頻信號(hào)的采集、顯示以及通過(guò)網(wǎng)絡(luò)進(jìn)行傳輸?shù)姆椒ā2⑻岢隽艘惶谆贔PGA 的實(shí)現(xiàn)方案。 系統(tǒng)可以分為采集控制模塊、顯示控制模塊和網(wǎng)絡(luò)傳輸控制模塊3 部分。視頻信號(hào)的采集用到了視頻處理芯片SAA7113,通過(guò)FPGA 對(duì)其初始化,可以得到經(jīng)過(guò)A/D 轉(zhuǎn)換的YUV 格式視頻信號(hào),利用采集控制模塊可以將這些視頻信號(hào)保存到SRAM 中去。顯示控制模塊讀出SRAM 中的視頻信號(hào),進(jìn)行YUV 格式到RGB 格式的轉(zhuǎn)換以及幀頻變換等操作,再利用VGA 顯示芯片THS8134 就可以將采集到的視頻信號(hào)在LCD 上顯示出來(lái)。基于IEEE802.3 協(xié)議的網(wǎng)絡(luò)傳輸控制模塊將YUV 格式的視頻信號(hào)進(jìn)行添加報(bào)頭、CRC 校驗(yàn)碼等操作后,將其變成一個(gè)MAC 幀,可以在以太網(wǎng)絡(luò)中傳輸。 設(shè)計(jì)選用硬件描述語(yǔ)言Verilog HDL,在開(kāi)發(fā)工具QuartusII 中完成軟核的綜合、布局布線、匯編,并最終在QuartusII 和Active-HDL 中進(jìn)行時(shí)序仿真驗(yàn)證。 對(duì)設(shè)計(jì)的驗(yàn)證采取的是由里及外的方式,先對(duì)系統(tǒng)主模塊的功能進(jìn)行驗(yàn)證,再模擬外部器件對(duì)設(shè)計(jì)的接口進(jìn)行驗(yàn)證。驗(yàn)證流程是功能仿真、時(shí)序仿真、板級(jí)調(diào)試,最終通過(guò)了系統(tǒng)測(cè)試,驗(yàn)證了該設(shè)計(jì)的功能。
標(biāo)簽: FPGA 視頻采集 傳輸 實(shí)現(xiàn)技術(shù)
上傳時(shí)間: 2013-07-21
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