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ddr2 SDRAM是目前內(nèi)存市場(chǎng)上的主流內(nèi)存。除了通用計(jì)算機(jī)系統(tǒng)外，大量的嵌入式系統(tǒng)也紛紛采用ddr2內(nèi)存，越來(lái)越多的SoC系統(tǒng)芯片中會(huì)集成有ddr2接口模塊。因此，設(shè)計(jì)一款匹配ddr2的內(nèi)存控制器將會(huì)具有良好的應(yīng)用前景。 論文在研究了ddr2的JEDEC標(biāo)準(zhǔn)的基礎(chǔ)上，設(shè)計(jì)出ddr2控制器的整體架構(gòu)，采用自項(xiàng)向下的設(shè)計(jì)方法和模塊化的思想，將ddr2控制器劃分為若干模塊，并使用Verilog HDL語(yǔ)言完成ddr2控制器IP軟核中初始化模塊、配置模塊、執(zhí)行模塊和數(shù)據(jù)通道模塊的RTL級(jí)設(shè)計(jì)。根據(jù)在設(shè)計(jì)中遇到的問(wèn)題，對(duì)ddr2控制器的整體架構(gòu)進(jìn)行改進(jìn)與完善。在分析了Altera數(shù)字PHY的基本性能的基礎(chǔ)上，設(shè)計(jì)ddr2控制器與數(shù)字PHY的接口模塊。搭建ddr2控制器IP軟核的仿真驗(yàn)證平臺(tái)，針對(duì)設(shè)計(jì)的具體功能進(jìn)行仿真驗(yàn)證，并實(shí)現(xiàn)在Altera Stratix II GX90開(kāi)發(fā)板上對(duì)ddr2存儲(chǔ)芯片基本讀/寫(xiě)操作控制的FPGA功能演示。 論文設(shè)計(jì)的ddr2控制器的主要特點(diǎn)是： 1.支持?jǐn)?shù)字PHY電路，不需要實(shí)際的硬件電路就完成ddr2控制器與ddr2存儲(chǔ)芯片之間的物理層接口，節(jié)約了設(shè)計(jì)成本，縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來(lái)，簡(jiǎn)化了具體操作。 3.支持多個(gè)ddr2存儲(chǔ)芯片，使得ddr2控制器的應(yīng)用范圍更為廣闊。 4.支持ddr2的三項(xiàng)新技術(shù)，充分發(fā)揮ddr2內(nèi)存的特性。 5.自動(dòng)ddr2刷新控制，方便用戶(hù)對(duì)ddr2內(nèi)存的控制。
上傳時(shí)間： 2013-06-10
上傳用戶(hù)：ynzfm
數(shù)據(jù)采集處理技術(shù)是現(xiàn)代信號(hào)處理的基礎(chǔ)，廣泛應(yīng)用于雷達(dá)、聲納、軟件無(wú)線(xiàn)電、瞬態(tài)信號(hào)測(cè)試等領(lǐng)域。隨著信息科學(xué)的飛速發(fā)展，人們面臨的信號(hào)處理任務(wù)越來(lái)越繁重，對(duì)數(shù)據(jù)采集處理系統(tǒng)的要求也越來(lái)越高。近年來(lái)FPGA由于其設(shè)計(jì)靈活性、更強(qiáng)的適應(yīng)性及可重構(gòu)性，結(jié)合SDRAM的高速、大容量、價(jià)格優(yōu)勢(shì)，在設(shè)計(jì)高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)時(shí)受到了廣泛的關(guān)注。 本課題重點(diǎn)研究了基于FPGA與ddr2-SDRAM的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)技術(shù)，為需要大容量存儲(chǔ)器的系統(tǒng)設(shè)計(jì)提供了新的思路。在深入研究了ddr2-SDRAM器件的基本構(gòu)造與工作原理的基礎(chǔ)上，結(jié)合成熟的商業(yè)化IP核，提出了基于FPGA與ddr2-SDRAM的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案，并從總體設(shè)計(jì)構(gòu)想到各邏輯細(xì)節(jié)實(shí)現(xiàn)都進(jìn)行了詳細(xì)描述。根據(jù)ddr2-SDRAM的特點(diǎn)，選擇合適的內(nèi)存調(diào)度方案，采用Verilog HDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)了該高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)，并對(duì)系統(tǒng)功能進(jìn)行驗(yàn)證與分析，結(jié)果表明本設(shè)計(jì)完全能夠滿(mǎn)足系統(tǒng)的性能指標(biāo)。
上傳時(shí)間： 2013-06-24
上傳用戶(hù)：wangrong
ddr2 內(nèi)存條的原理圖
上傳時(shí)間： 2013-06-07
上傳用戶(hù)：CETM008
DDR layout 指導(dǎo)，幫助大家進(jìn)行ddr2的設(shè)計(jì)，特別是上到800M以上的時(shí)候能夠layout好就比較困難了。
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：mj16166
使用功能強(qiáng)大的FPGA來(lái)實(shí)現(xiàn)一種ddr2 SDRAM存儲(chǔ)器的用戶(hù)接口。該用戶(hù)接口是基于XILINX公司出產(chǎn)的ddr2 SDRAM的存儲(chǔ)控制器，由于該公司出產(chǎn)的這種存儲(chǔ)控制器具有很高的效率，使用也很廣泛，可知本設(shè)計(jì)具有很大的使用前景。本設(shè)計(jì)通過(guò)采用多路高速率數(shù)據(jù)讀寫(xiě)操作仿真驗(yàn)證，可知其完全可以滿(mǎn)足時(shí)序要求，由綜合結(jié)果可知其使用邏輯資源很少，運(yùn)行速率很高，基本可以滿(mǎn)足所有設(shè)計(jì)需要。
標(biāo)簽： SDRAM FPGA ddr2 存儲(chǔ)器
上傳時(shí)間： 2013-11-07
上傳用戶(hù)：GavinNeko
MIG生成的ddr2相關(guān)的代碼
上傳時(shí)間： 2013-11-12
上傳用戶(hù)：yanqie
我采用XC4VSX35或XC4VLX25 FPGA來(lái)連接ddr2 SODIMM和元件。SODIMM內(nèi)存條選用MT16HTS51264HY-667(4GB)，分立器件選用8片MT47H512M8。設(shè)計(jì)目標(biāo)：當(dāng)客戶(hù)使用內(nèi)存條時(shí)，8片分立器件不焊接；當(dāng)使用直接貼片分立內(nèi)存顆粒時(shí)，SODIMM內(nèi)存條不安裝。請(qǐng)問(wèn)專(zhuān)家：1、在設(shè)計(jì)中，先用Xilinx MIG工具生成ddr2的Core后，管腳約束文件是否還可更改？若能更改，則必須要滿(mǎn)足什么條件下更改？生成的約束文件中，ADDR，data之間是否能調(diào)換？ 2、對(duì)ddr2數(shù)據(jù)、地址和控制線(xiàn)路的匹配要注意些什么？通過(guò)兩只100歐的電阻分別連接到1.8V和GND進(jìn)行匹配 和 通過(guò)一只49.9歐的電阻連接到0.9V進(jìn)行匹配，哪種匹配方式更好？ 3、V4中，PCB LayOut時(shí)，ddr2線(xiàn)路阻抗單端為50歐，差分為100歐？Hyperlynx仿真時(shí)，那些參數(shù)必須要達(dá)到那些指標(biāo)ddr2-667才能正常工作？ 4、 若使用ddr2-667的SODIMM內(nèi)存條，能否降速使用？比如降速到ddr2-400或更低頻率使用？ 5、板卡上有SODIMM的插座，又有8片內(nèi)存顆粒，則物理上兩部分是連在一起的，若實(shí)際使用時(shí)，只安裝內(nèi)存條或只安裝8片內(nèi)存顆粒，是否會(huì)造成信號(hào)完成性的影響？若有影響，如何控制？ 6、SODIMM內(nèi)存條(max:4GB)能否和8片分立器件(max:4GB)組合同時(shí)使用，構(gòu)成一個(gè)(max:8GB)的ddr2單元？若能，則布線(xiàn)阻抗和FPGA的DCI如何控制？地址和控制線(xiàn)的TOP圖應(yīng)該怎樣？ 7、ddr2和FPGA（VREF pin）的參考電壓0.9V的實(shí)際工作電流有多大？工作時(shí)候，ddr2芯片是否很燙，一般如何考慮散熱？ 8、由于多層板疊層的問(wèn)題，可能頂層和中間層的銅箔不一樣后，中間的夾層后度不一樣時(shí)，也可能造成阻抗的不同。請(qǐng)教ddr2-667的SODIMM在8層板上的推進(jìn)疊層？
標(biāo)簽： FPGA ddr2 連接 問(wèn)題討論
上傳時(shí)間： 2013-10-12
上傳用戶(hù)：han_zh
使用功能強(qiáng)大的FPGA來(lái)實(shí)現(xiàn)一種ddr2 SDRAM存儲(chǔ)器的用戶(hù)接口。該用戶(hù)接口是基于XILINX公司出產(chǎn)的ddr2 SDRAM的存儲(chǔ)控制器，由于該公司出產(chǎn)的這種存儲(chǔ)控制器具有很高的效率，使用也很廣泛，可知本設(shè)計(jì)具有很大的使用前景。本設(shè)計(jì)通過(guò)采用多路高速率數(shù)據(jù)讀寫(xiě)操作仿真驗(yàn)證，可知其完全可以滿(mǎn)足時(shí)序要求，由綜合結(jié)果可知其使用邏輯資源很少，運(yùn)行速率很高，基本可以滿(mǎn)足所有設(shè)計(jì)需要。
標(biāo)簽： SDRAM FPGA ddr2 存儲(chǔ)器
上傳時(shí)間： 2013-10-14
上傳用戶(hù)：zxh122
MIG生成的ddr2相關(guān)的代碼
上傳時(shí)間： 2013-10-12
上傳用戶(hù)：z1191176801
我采用XC4VSX35或XC4VLX25 FPGA來(lái)連接ddr2 SODIMM和元件。SODIMM內(nèi)存條選用MT16HTS51264HY-667(4GB)，分立器件選用8片MT47H512M8。設(shè)計(jì)目標(biāo)：當(dāng)客戶(hù)使用內(nèi)存條時(shí)，8片分立器件不焊接；當(dāng)使用直接貼片分立內(nèi)存顆粒時(shí)，SODIMM內(nèi)存條不安裝。請(qǐng)問(wèn)專(zhuān)家：1、在設(shè)計(jì)中，先用Xilinx MIG工具生成ddr2的Core后，管腳約束文件是否還可更改？若能更改，則必須要滿(mǎn)足什么條件下更改？生成的約束文件中，ADDR，data之間是否能調(diào)換？ 2、對(duì)ddr2數(shù)據(jù)、地址和控制線(xiàn)路的匹配要注意些什么？通過(guò)兩只100歐的電阻分別連接到1.8V和GND進(jìn)行匹配 和 通過(guò)一只49.9歐的電阻連接到0.9V進(jìn)行匹配，哪種匹配方式更好？ 3、V4中，PCB LayOut時(shí)，ddr2線(xiàn)路阻抗單端為50歐，差分為100歐？Hyperlynx仿真時(shí)，那些參數(shù)必須要達(dá)到那些指標(biāo)ddr2-667才能正常工作？ 4、 若使用ddr2-667的SODIMM內(nèi)存條，能否降速使用？比如降速到ddr2-400或更低頻率使用？ 5、板卡上有SODIMM的插座，又有8片內(nèi)存顆粒，則物理上兩部分是連在一起的，若實(shí)際使用時(shí)，只安裝內(nèi)存條或只安裝8片內(nèi)存顆粒，是否會(huì)造成信號(hào)完成性的影響？若有影響，如何控制？ 6、SODIMM內(nèi)存條(max:4GB)能否和8片分立器件(max:4GB)組合同時(shí)使用，構(gòu)成一個(gè)(max:8GB)的ddr2單元？若能，則布線(xiàn)阻抗和FPGA的DCI如何控制？地址和控制線(xiàn)的TOP圖應(yīng)該怎樣？ 7、ddr2和FPGA（VREF pin）的參考電壓0.9V的實(shí)際工作電流有多大？工作時(shí)候，ddr2芯片是否很燙，一般如何考慮散熱？ 8、由于多層板疊層的問(wèn)題，可能頂層和中間層的銅箔不一樣后，中間的夾層后度不一樣時(shí)，也可能造成阻抗的不同。請(qǐng)教ddr2-667的SODIMM在8層板上的推進(jìn)疊層？
標(biāo)簽： FPGA ddr2 連接 問(wèn)題討論
上傳時(shí)間： 2013-10-21
上傳用戶(hù)：jjq719719
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