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DDR2控制器IP的設(shè)計與FPGA實現(xiàn).rar

  • 資源大小:3113 K
  • 上傳時間: 2013-06-10
  • 上傳用戶:Rosa_
  • 資源積分:2 下載積分
  • 標(biāo)      簽: DDR2 FPGA 控制器

資 源 簡 介

DDR2 SDRAM是目前內(nèi)存市場上的主流內(nèi)存。除了通用計算機(jī)系統(tǒng)外,大量的嵌入式系統(tǒng)也紛紛采用DDR2內(nèi)存,越來越多的SoC系統(tǒng)芯片中會集成有DDR2接口模塊。因此,設(shè)計一款匹配DDR2的內(nèi)存控制器將會具有良好的應(yīng)用前景。 論文在研究了DDR2的JEDEC標(biāo)準(zhǔn)的基礎(chǔ)上,設(shè)計出DDR2控制器的整體架構(gòu),采用自項向下的設(shè)計方法和模塊化的思想,將DDR2控制器劃分為若干模塊,并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執(zhí)行模塊和數(shù)據(jù)通道模塊的RTL級設(shè)計。根據(jù)在設(shè)計中遇到的問題,對DDR2控制器的整體架構(gòu)進(jìn)行改進(jìn)與完善。在分析了Altera數(shù)字PHY的基本性能的基礎(chǔ)上,設(shè)計DDR2控制器與數(shù)字PHY的接口模塊。搭建DDR2控制器IP軟核的仿真驗證平臺,針對設(shè)計的具體功能進(jìn)行仿真驗證,并實現(xiàn)在Altera Stratix II GX90開發(fā)板上對DDR2存儲芯片基本讀/寫操作控制的FPGA功能演示。 論文設(shè)計的DDR2控制器的主要特點是: 1.支持?jǐn)?shù)字PHY電路,不需要實際的硬件電路就完成DDR2控制器與DDR2存儲芯片之間的物理層接口,節(jié)約了設(shè)計成本,縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來,簡化了具體操作。 3.支持多個DDR2存儲芯片,使得DDR2控制器的應(yīng)用范圍更為廣闊。 4.支持DDR2的三項新技術(shù),充分發(fā)揮DDR2內(nèi)存的特性。 5.自動DDR2刷新控制,方便用戶對DDR2內(nèi)存的控制。

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