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Verilog HDL代碼書寫規(guī)范

我用過(guò)的verilog hdl寫的SDRAM core源程序,經(jīng)過(guò)測(cè)試應(yīng)用

我用過(guò)的verilog hdl寫的SDRAM core源程序,經(jīng)過(guò)測(cè)試應(yīng)用

標(biāo)簽： verilog SDRAM core hdl

上傳時(shí)間： 2015-03-31

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Verilog HDL硬件描述語(yǔ)言的教程

Verilog HDL硬件描述語(yǔ)言的教程

標(biāo)簽： Verilog HDL 硬件描述語(yǔ)言教程

上傳時(shí)間： 2015-04-04

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verilog hdl. for igginner. tutorial in word file1 KAMPATE

verilog hdl. for igginner. tutorial in word file1 KAMPATE

標(biāo)簽： igginner tutorial verilog KAMPATE

上傳時(shí)間： 2015-04-07

上傳用戶：chenxichenyue
用Verilog HDL實(shí)現(xiàn)I2C總線功能

用Verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

標(biāo)簽： Verilog HDL I2C 總線

上傳時(shí)間： 2013-12-28

上傳用戶：ouyangtongze
用Verilog HDL實(shí)現(xiàn)I2C總線功能

用Verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

標(biāo)簽： Verilog HDL I2C 總線

上傳時(shí)間： 2013-12-31

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此設(shè)計(jì)采用Verilog HDL硬件語(yǔ)言設(shè)計(jì),在掌宇開(kāi)發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊

此設(shè)計(jì)采用Verilog HDL硬件語(yǔ)言設(shè)計(jì),在掌宇開(kāi)發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊，一個(gè)提供同步信號(hào)（H_SYNC和V_SYNC）及像素位置信息；另一個(gè)接收像素位置信息，并輸出顏色信號(hào)。這樣便于進(jìn)行圖形修改，同時(shí)也容易實(shí)現(xiàn)

標(biāo)簽： Verilog HDL 硬件語(yǔ)言設(shè)計(jì) 開(kāi)發(fā)板

上傳時(shí)間： 2015-04-11

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采用Verilog HDL設(shè)計(jì),在掌宇智能開(kāi)發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理

采用Verilog HDL設(shè)計(jì),在掌宇智能開(kāi)發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個(gè)電路可劃分為三部分：采樣電路、門控電路和譯碼電路

標(biāo)簽： Verilog HDL 開(kāi)發(fā)板搶答器

上傳時(shí)間： 2013-12-21

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采用Verilog HDL設(shè)計(jì)

采用Verilog HDL設(shè)計(jì)，在Altera EP1S10S780C6開(kāi)發(fā)板上實(shí)現(xiàn) 選取6MHz為基準(zhǔn)頻率，演奏的是梁祝樂(lè)曲

標(biāo)簽： Verilog HDL

上傳時(shí)間： 2015-04-11

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初學(xué)verilog HDL時(shí) 找的好資料大家共享

初學(xué)verilog HDL時(shí) 找的好資料大家共享

標(biāo)簽： verilog HDL 家

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Verilog HDL程序

Verilog HDL程序，對(duì)硬件開(kāi)發(fā)有興趣或需要的朋友趕快down下來(lái)

標(biāo)簽： Verilog HDL 程序

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