用verilog HDL實(shí)現(xiàn)曼徹斯特編碼的源碼
標(biāo)簽： verilog HDL 曼徹斯特編碼 源碼
上傳時(shí)間： 2013-12-29
上傳用戶(hù)：lhc9102
一個(gè)ping , html ,ftp 三功能合一的網(wǎng)路程式源代碼 , 我是來(lái)自臺(tái)灣的朋友 , 謝謝 :)
標(biāo)簽： ping html ftp 合一
上傳時(shí)間： 2014-01-25
上傳用戶(hù)：龍飛艇
人事考勤管理系統(tǒng)源代碼
標(biāo)簽： 系統(tǒng)
上傳時(shí)間： 2015-03-10
上傳用戶(hù)：aix008
Computer Architecture Handbook on Verilog HDL
標(biāo)簽： Architecture Computer Handbook Verilog
上傳時(shí)間： 2015-03-15
上傳用戶(hù)：www240697738
verilog hdl教程135例:verilog hdl語(yǔ)言類(lèi)似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，3-6章
標(biāo)簽： verilog hdl 135 C語(yǔ)言
上傳時(shí)間： 2013-12-12
上傳用戶(hù)：rocketrevenge
verilog hdl教程135例:verilog hdl語(yǔ)言類(lèi)似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，7-8章
上傳時(shí)間： 2013-12-09
上傳用戶(hù)：cuiyashuo
verilog hdl教程135例:verilog hdl語(yǔ)言類(lèi)似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，9-10章
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：qb1993225
verilog hdl教程135例:verilog hdl語(yǔ)言類(lèi)似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，11-12章
上傳時(shí)間： 2015-03-24
上傳用戶(hù)：zhaoq123
這是一個(gè)Verilog HDL編寫(xiě)的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過(guò)了modelsim仿真驗(yàn)證。
標(biāo)簽： Verilog RISC HDL cpu
上傳時(shí)間： 2015-03-26
上傳用戶(hù)：qiao8960
減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。 二、設(shè)計(jì)原理 輸入/輸出說(shuō)明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時(shí)鐘脈沖； count_en：計(jì)數(shù)器計(jì)數(shù)使能控制（1：計(jì)數(shù)/0：停止計(jì)數(shù)）； updown：計(jì)數(shù)器進(jìn)行自加/自減運(yùn)算控制（1：自加/0：自減）； load_d
標(biāo)簽： Verilog 計(jì)數(shù)器 HDL 減
上傳時(shí)間： 2015-03-28
上傳用戶(hù)：zycidjl
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
