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標(biāo)簽: verilog count hdl 24
上傳時間: 2017-06-24
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上傳時間: 2014-01-06
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北航Verilog教程. Verilog HDL基本結(jié)構(gòu) 數(shù)據(jù)類型及常量、變量 運算符及表達式 語句 賦值語句和塊語句 條件語句 ...
標(biāo)簽: Verilog HDL 教程 基本結(jié)構(gòu)
上傳時間: 2017-07-02
上傳用戶:曹云鵬
用verilog HDL編寫的基于fpga的動態(tài)數(shù)碼管顯示程序。
標(biāo)簽: verilog fpga HDL 編寫
上傳時間: 2017-07-09
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用Verilog HDL編寫的秒表設(shè)計,可以實現(xiàn)百分之一秒,十分之一秒,秒,十秒等功能。
標(biāo)簽: Verilog HDL 編寫 秒表設(shè)計
上傳用戶:離殤
用verilog HDL 寫的時鐘程序,在DE2上實現(xiàn)了。
標(biāo)簽: verilog HDL 時鐘程序
上傳時間: 2017-07-11
上傳用戶:tyler
包中包括, DW8051完整的Verilog HDL代碼 兩本手冊: DesignWare Library DW8051 MacroCell, Datasheet DesignWare DW8051 MacroCell Databook 三篇51論文: 基于IP 核的PSTN 短消息終端SoC 軟硬件協(xié)同設(shè)計 Embedded TCP/ IP Chip Based on DW8051 Core 以8051為核的SOC中的萬年歷的設(shè)計
標(biāo)簽: DesignWare 8051 Datasheet MacroCell
上傳時間: 2013-12-21
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海爾布倫 訪問狀態(tài)機 設(shè)計 用FSM方式 verilog HDL 語言描述
標(biāo)簽: verilog FSM HDL 海爾
上傳時間: 2017-07-13
上傳用戶:小碼農(nóng)lz
RTL 異步數(shù)據(jù)傳送模塊 用verilog HDL 語言描述 輸入為八比特數(shù)據(jù),執(zhí)行操作后異步每比特輸出。
標(biāo)簽: verilog RTL HDL 數(shù)據(jù)傳送
上傳時間: 2013-12-23
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移位運算器SHIFTER 使用Verilog HDL 語言編寫,其輸入輸出端分別與鍵盤/顯示器LED 連接。移位運算器是時序電路,在J鐘信號到來時狀態(tài)產(chǎn)生變化, CLK 為其時鐘脈沖。由S0、S1 、M 控制移位運算的功能狀態(tài),具有數(shù)據(jù)裝入、數(shù)據(jù)保持、循環(huán)右移、帶進位循環(huán)右移,循環(huán)左移、帶進位循環(huán)左移等功能。 CLK 是時鐘脈沖輸入,通過鍵5 產(chǎn)生高低電平M 控制工作模式, M=l 時帶進位循環(huán)移位,由鍵8 控制CO 為允許帶進位移位輸入,由鍵7 控制:S 控制移位模式0-3 ,由鍵6 控制,顯示在數(shù)碼管LED8 上 D[7..0]是移位數(shù)據(jù)輸入,由鍵2 和1 控制,顯示在數(shù)碼管2 和1 上 QB[7..0]是移位數(shù)據(jù)輸出,顯示在數(shù)碼管6 和5 上:cn 是移位數(shù)據(jù)輸出進位,顯示在數(shù)碼管7 上。
標(biāo)簽: SHIFTER Verilog HDL 移位
上傳時間: 2014-01-16
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