一個時鐘分頻模塊,in verilog hdl
標簽： verilog hdl in 時鐘分頻
上傳時間： 2013-12-19
上傳用戶：笨小孩
經(jīng)典的verilog hdl的48個案例，希望大家喜歡！
標簽： verilog hdl 案例
上傳時間： 2013-12-22
上傳用戶：familiarsmile
串口8位數(shù)據(jù) verilog hdl提取
標簽： verilog hdl 串口 8位
上傳時間： 2014-01-01
上傳用戶：hasan2015
基于verilog hdl的UART串口接收子程序。
標簽： verilog UART hdl 串口接收
上傳時間： 2017-09-24
上傳用戶：561596
基于verilog hdl的UART串口發(fā)送子程序。
標簽： verilog UART hdl 串口發(fā)送
上傳用戶：aysyzxzm
介紹Verilog HDL, 內(nèi)容包括： – Verilog應用 – Verilog語言的構(gòu)成元素 – 結(jié)構(gòu)級描述及仿真 – 行為級描述及仿真 – 延時的特點及說明 – 介紹Verilog testbench • 激勵和控制和描述 • 結(jié)果的產(chǎn)生及驗證 – 任務task及函數(shù)function – 用戶定義的基本單元(primitive) – 可綜合的Verilog描述風格
標簽： Verilog HDL 仿真 語言
上傳用戶：shanml
可編程邏輯器件相關(guān)專輯 96冊 1.77GVerilog-HDL實踐與應用系統(tǒng)設(shè)計 210頁 18.0M.pdf
標簽：
上傳時間： 2014-05-05
上傳用戶：時代將軍
可編程邏輯器件相關(guān)專輯 96冊 1.77G精通Verilog HDL：IC設(shè)計核心技術(shù)實例詳解 377頁 56.9M.pdf
學習Verilog HDL 和FPGA 之間，始終會出現(xiàn)一組群體，他們都是徘徊在學習的邊緣。 在他們的心中一直回響著這樣的一個問題：“我在學什么，為什么不管我怎么學，我都 沒有實感... ” 沒錯這就是初學Verilog HDL + FPGA 的心聲。
標簽： FPGA Verilog 建模
上傳時間： 2016-04-08
上傳用戶：ly200524
Verilog HDL經(jīng)典教程，介紹Verilog的語法結(jié)構(gòu)，用Verilog進行數(shù)字系統(tǒng)設(shè)計的流程及經(jīng)典案例。
標簽： Verilog HDL 教程
上傳時間： 2018-10-13
上傳用戶：leeh
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