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標(biāo)簽: WinChat DeMENted Unique_T Spectre
上傳時間: 2016-04-24
上傳用戶:zhangyi99104144
高精度慣性加速度計能夠?qū)崿F(xiàn)實時位移檢測,在當(dāng)今民用和軍用系統(tǒng)如汽車電子、工業(yè)控制、消費電子、衛(wèi)星火箭和導(dǎo)彈等中間具有廣泛的需求。在高精度慣性加速度計中,特別需要穩(wěn)定的低噪聲高靈敏度接口電路。事實上,隨著傳感器性能的不斷提高,接口電路將成為限制整個系統(tǒng)的主要因素。 本論文在分析差動電容式傳感器工作原理的基礎(chǔ)上,設(shè)計了針對電容式加速度計的全差分開環(huán)低噪聲接口電路。前端電路檢測傳感器電容的變化,通過積分放大,產(chǎn)生正比于電容波動的電壓信號。 本論文采用開關(guān)電容電路結(jié)構(gòu),使得對寄生不敏感,信號靈敏度高,容易與傳感器單片集成。為了得到微重力加速度性能,設(shè)計電容式位移傳感接口電路時,重點研究了噪聲問題和系統(tǒng)建模問題。仔細分析了開環(huán)傳感器中的不同噪聲源,并對其中的一些進行了仿真驗證。建立了接口電路寄生電容和寄生電阻模型。 為了更好的提高分辨率,降低噪聲的影響如放大器失調(diào)、1/f噪聲、電荷注入、時鐘饋通和KT/C噪聲,本論文采用了相關(guān)雙采樣技術(shù)(CDS)。為了限制接口電路噪聲特別是熱噪聲,著重設(shè)計考慮了前置低噪聲放大器的設(shè)計及優(yōu)化。由于時鐘一直導(dǎo)通,特別設(shè)計了低功耗弛豫振蕩器,振蕩頻率為1.5M。為了減小傳感器充電基準(zhǔn)電壓噪聲,采用兩級核心基準(zhǔn)結(jié)構(gòu)設(shè)計了高精度基準(zhǔn),電源抑制比高達90dB。 TSMC 0.18μm工藝中的3.3V電壓和模型,本論文進行了Spectre仿真。 關(guān)鍵詞:MEMS;電容式加速度計;接口電路;低噪聲放大器;開環(huán)檢測
上傳時間: 2013-05-23
上傳用戶:hphh
Sigma-Delta A/D轉(zhuǎn)換器利用過采樣,噪聲整形和數(shù)字濾波技術(shù),有效衰減了輸出信號帶內(nèi)的量化噪聲,提高了信噪比。與傳統(tǒng)的Nyquist轉(zhuǎn)換器相比,它降低了對模擬電路性能指標(biāo)和元件精度的要求,簡化了模擬電路的設(shè)計,降低了生產(chǎn)成本。 本論文在對Sigma-Delta A/D轉(zhuǎn)換器原理研究的基礎(chǔ)上,基于TSMC0.18um工藝,采用1.8V工作電源,128倍的過采樣率,6.4MHz的采樣頻率,設(shè)計了一個主要應(yīng)用于音頻信號處理的Sigma-Delta A/D轉(zhuǎn)換器,分辨率達到16位。在調(diào)制器的設(shè)計中,本文采用了多級噪聲整形MASH(2-1)級聯(lián)調(diào)制器結(jié)構(gòu),同時,考慮了各種非理想因素對系統(tǒng)性能的影響,在SDtoolbox工具的幫助下使用Simulink進行調(diào)制器系統(tǒng)設(shè)計。并使用Cadence Spectre對模塊電路進行設(shè)計仿真,包括運放,比較器,帶隙基準(zhǔn)電壓源,CMOS開關(guān),非交疊時鐘產(chǎn)生電路等。在數(shù)字抽取濾波器的設(shè)計中,采用了分級抽取技術(shù),使用MATLAB軟件中的SPTool和FDATool工具對各級抽取濾波器進行優(yōu)化設(shè)計。并在原有的濾波器算法的基礎(chǔ)上,采用了CIC濾波器和半帶濾波器,設(shè)計出了運算量和存儲量都相對少的三級抽取濾波器系統(tǒng),大大降低了功耗和面積。 論文的仿真結(jié)果表明,所設(shè)計的Sigma-Delta A/D轉(zhuǎn)換器信噪比達到102.3dB,滿足系統(tǒng)需要的16位精度要求。 關(guān)鍵詞:Sigma-Ddta; 信噪比; 多級噪聲整形; 數(shù)字抽取濾波器
標(biāo)簽: SigmaDelta 音頻 模數(shù)轉(zhuǎn)換器
上傳時間: 2013-06-27
上傳用戶:songyuncen
現(xiàn)場可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年,從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在,F(xiàn)PGA已廣泛地應(yīng)用于通信、消費類電子和車用電子類等領(lǐng)域,但國內(nèi)市場基本上是國外品牌的天下。 在高密度FPGA中,芯片上時鐘分布質(zhì)量變的越來越重要,時鐘延遲和時鐘偏差已成為影響系統(tǒng)性能的重要因素。目前,為了消除FPGA芯片內(nèi)的時鐘延遲,減小時鐘偏差,主要有利用延時鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法,而其各自又分為數(shù)字設(shè)計和模擬設(shè)計。雖然用模擬的方法實現(xiàn)的DLL所占用的芯片面積更小,輸出時鐘的精度更高,但從功耗、鎖定時間、設(shè)計難易程度以及可復(fù)用性等多方面考慮,我們更愿意采用數(shù)字的方法來實現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ),對全數(shù)字延時鎖相環(huán)(DLL)電路進行分析研究和設(shè)計,在此基礎(chǔ)上設(shè)計出具有自主知識產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時間里,從對電路整體功能分析、邏輯電路設(shè)計、晶體管級電路設(shè)計和仿真以及最后對設(shè)計好的電路仿真分析、電路的優(yōu)化等做了大量的工作,通過比較DLL與PLL、數(shù)字DLL與模擬DLL,深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理,設(shè)計出了符合指標(biāo)要求的全數(shù)字DLL模塊電路,為開發(fā)自我知識產(chǎn)權(quán)的FPGA奠定了堅實的基礎(chǔ)。 本文先簡要介紹FPGA及其時鐘管理技術(shù)的發(fā)展,然后深入分析對比了DLL和PLL兩種時鐘管理方法的優(yōu)劣。接著詳細論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計考慮,給出了全數(shù)字DLL整體架構(gòu)設(shè)計。最后對DLL整體電路進行整體仿真分析,驗證電路功能,得出應(yīng)用參數(shù)。在設(shè)計中,用Verilog-XL對部分電路進行數(shù)字仿真,Spectre對進行部分電路的模擬仿真,而電路的整體仿真工具是HSIM。 本設(shè)計采用TSMC0.18μmCMOS工藝庫建模,設(shè)計出的DLL工作頻率范圍從25MHz到400MHz,工作電壓為1.8V,工作溫度為-55℃~125℃,最大抖動時間為28ps,在輸入100MHz時鐘時的功耗為200MW,達到了國外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計,可以實現(xiàn)時鐘占空比調(diào)節(jié),2倍頻,以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。
上傳時間: 2013-06-10
上傳用戶:yd19890720
針對常用電流模式的升壓轉(zhuǎn)換器結(jié)構(gòu),提出了一種高精度電流檢測電路。該電路在保證響應(yīng)速度的 前提下,通過增加電路環(huán)路增益,降低誤差源等方法,提高檢測電路的電流檢測精度。與其他結(jié)構(gòu)電路相 比,有結(jié)構(gòu)簡單,響應(yīng)速度快,電流檢測精度高的優(yōu)點。基于Chartered 的0.35μm 的3.3 V/13.5 V CMOS 工 藝,使用Spectre 仿真器,對該電路進行了仿真與驗證。結(jié)果證明,在輸入電壓為2.5 V~5.5 V,電感電流為 100 mA~500 mA,工作頻率為1 MHz 的情況下,能夠正常穩(wěn)定工作,并且電流精度高達93%。
上傳時間: 2013-04-24
上傳用戶:西伯利亞
提出了一種基于gm /ID方法設(shè)計的可變增益放大器。設(shè)計基于SMIC90nmCMOS工藝模型,可變增益放大器由一個固定增益級、兩個可變增益級和一個增益控制器構(gòu)成。固定增益級對輸入信號預(yù)放大,以增加VGA最大增益。VGA的增益可變性由兩個受增益控制器控制的可變增益級實現(xiàn)。運用gm /ID的綜合設(shè)計方法,優(yōu)化了任意工作范圍內(nèi),基于gm /ID和VGS關(guān)系的晶體管設(shè)計,實現(xiàn)了低電壓低功耗。為得到較寬的增益范圍,應(yīng)用了一種新穎的偽冪指函數(shù)。利用Cadence中Spectre工具仿真,結(jié)果表明,在1.2 V的工作電壓下,具有76 dB的增益,控制電壓范圍超過0.8 V,帶寬范圍從34 MHz到183.6 MHz,功耗為0.82 mW。
上傳時間: 2013-11-10
上傳用戶:笨小孩
本設(shè)計通過采用分割電容陣列對DAC進行優(yōu)化,在減小了D/A轉(zhuǎn)換開關(guān)消耗的能量、提高速度的基礎(chǔ)上,實現(xiàn)了一款采樣速度為1 MS/s的10-bit單端逐次逼近型模數(shù)轉(zhuǎn)換器。使用cadence Spectre 工具進行仿真,仿真結(jié)果表明,設(shè)計的D/A轉(zhuǎn)換器和比較器等電路滿足10-bit A/D 轉(zhuǎn)換的要求,逐次逼近A/D轉(zhuǎn)換器可以正常工作。
上傳時間: 2013-11-21
上傳用戶:chukeey
設(shè)計了一種用于高速ADC中的高速高增益的全差分CMOS運算放大器。主運放采用帶開關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu),利用增益提高和三支路電流基準(zhǔn)技術(shù)實現(xiàn)一個可用于12~14 bit精度,100 MS/s采樣頻率的高速流水線(Pipelined)ADC的運放。設(shè)計基于SMIC 0.25 μm CMOS工藝,在Cadence環(huán)境下對電路進行Spectre仿真。仿真結(jié)果表明,在2.5 V單電源電壓下驅(qū)動2 pF負載時,運放的直流增益可達到124 dB,單位增益帶寬720 MHz,轉(zhuǎn)換速率高達885 V/μs,達到0.1%的穩(wěn)定精度的建立時間只需4 ns,共模抑制比153 dB。
標(biāo)簽: CMOS 增益提高 運算 放大器設(shè)計
上傳時間: 2014-12-23
上傳用戶:jiiszha
設(shè)計了一種用于高速ADC中的全差分套筒式運算放大器.從ADC的應(yīng)用指標(biāo)出發(fā),確定了設(shè)計目標(biāo),利用開關(guān)電容共模反饋、增益增強等技術(shù)實現(xiàn)了一個可用于12 bit精度、100 MHz采樣頻率的高速流水線(Pipelined)ADC中的運算放大器.基于SMIC 0.13 μm,3.3 V工藝,Spectre仿真結(jié)果表明,該運放可以達到105.8 dB的增益,單位增益帶寬達到983.6 MHz,而功耗僅為26.2 mW.運放在4 ns的時間內(nèi)可以達到0.01%的建立精度,滿足系統(tǒng)設(shè)計要求.
上傳時間: 2013-10-16
上傳用戶:563686540
基于HHNEC 0.35um BCD工藝設(shè)計了一種應(yīng)用于峰值電流模升壓轉(zhuǎn)換器的動態(tài)斜坡補償電路。該電路能夠跟隨輸入輸出信號變化,相應(yīng)給出適當(dāng)?shù)难a償量,從而避免了常規(guī)斜坡補償所帶來的系統(tǒng)帶載能力低及瞬態(tài)響應(yīng)慢等問題。經(jīng)Cadence Spectre驗證,該電路能夠達到設(shè)計要求。
標(biāo)簽: 峰值 升壓轉(zhuǎn)換器 動態(tài) 電流模
上傳時間: 2013-10-11
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