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SYStemverilog

SYStemverilog簡(jiǎn)稱為SV語(yǔ)言，是一種相當(dāng)新的語(yǔ)言，它建立在Verilog語(yǔ)言的基礎(chǔ)上，是IEEE1364Verilog-2001標(biāo)準(zhǔn)的擴(kuò)展增強(qiáng)，兼容Verilog2001，將硬件描述語(yǔ)言（HDL）與現(xiàn)代的高層級(jí)驗(yàn)證語(yǔ)言（HVL）結(jié)合了起來(lái)，并新近成為下一代硬件設(shè)計(jì)和驗(yàn)證的語(yǔ)言。

  • System Verilog及 hdl高級(jí)設(shè)計(jì)技巧

    PPT是和視頻教程配套的，視頻教程地址http://i.youku.com/u/UMTExNzExOTgw/videos,和PPT配套使用的教程里面講了SYStemverilog從文檔到仿真，上板測(cè)試的整個(gè)流程，可能對(duì)有些朋友有幫助

    標(biāo)簽： Verilog System hdl 高級(jí)設(shè)計(jì)

    上傳時(shí)間： 2014-12-28

    上傳用戶：dick_sh

  • System Verilog及 hdl高級(jí)設(shè)計(jì)技巧

    PPT是和視頻教程配套的，視頻教程地址http://i.youku.com/u/UMTExNzExOTgw/videos,和PPT配套使用的教程里面講了SYStemverilog從文檔到仿真，上板測(cè)試的整個(gè)流程，可能對(duì)有些朋友有幫助

    標(biāo)簽： Verilog System hdl 高級(jí)設(shè)計(jì)

    上傳時(shí)間： 2013-11-23

    上傳用戶：zczc

  • vivado Final_IP+Integrator視頻演示

    為了解決實(shí)現(xiàn)的瓶頸，Vivado 工具采用層次化器件編輯器和布局規(guī)劃器、速度提升 了3 至 15 倍且為 SYStemverilog 提供業(yè)界領(lǐng)先支持的邏輯綜合工具、速度提升 了4 倍且確定性更高的布局布線引擎、以及通過(guò)分析技術(shù)可最小化時(shí)序、線長(zhǎng)、路由擁堵等多個(gè)變量的“成本”函數(shù)。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對(duì)設(shè)計(jì)的一小部分進(jìn)行重新實(shí)現(xiàn)就能快速處理，同時(shí)確保性能不受影響。 賽靈思vivado設(shè)計(jì)套件專題:http://www.elecfans.com/topic/tech/vivado/

    標(biāo)簽： Integrator Final_IP vivado 視頻

    上傳時(shí)間： 2013-10-12

    上傳用戶：誰(shuí)偷了我的麥兜

  • amba3 sva 完全驗(yàn)證的代碼

    amba3 sva 完全驗(yàn)證的代碼，有verilog的和SYStemverilog的

    標(biāo)簽： amba3 sva 代碼

    上傳時(shí)間： 2013-12-20

    上傳用戶：1101055045

  • HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptiv

    HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline. HSSDRC IP core and IP core testbench has been written on SYStemverilog and has been tested in Modelsim. HSSDRC IP core is licensed under MIT License

    標(biāo)簽： configurable controller universal adaptive

    上傳時(shí)間： 2017-06-25

    上傳用戶：皇族傳媒

  • 夏宇聞數(shù)字邏輯設(shè)計(jì)

    國(guó)內(nèi)最早推廣VERILOG設(shè)計(jì)方法，有豐富工程實(shí)踐經(jīng)驗(yàn)，曾獲得包括國(guó)家發(fā)明二等獎(jiǎng)在內(nèi)的多項(xiàng)國(guó)家級(jí)獎(jiǎng)勵(lì)，是業(yè)界公認(rèn)的大師。 夏宇聞老師為VERILOG設(shè)計(jì)方法在中國(guó)的推廣和應(yīng)用做了大量工作，曾編寫和翻譯的著作有《Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程》、《Verilog HDL 數(shù)字設(shè)計(jì)與綜合》、《SYStemverilog 驗(yàn)證方法學(xué)》和《數(shù)字邏輯基礎(chǔ)與Verilog設(shè)計(jì)》等，為VERILOG設(shè)計(jì)方法在中國(guó)的推廣和發(fā)展作出了卓越的貢獻(xiàn)。夏老師嚴(yán)謹(jǐn)負(fù)責(zé)，離休后仍貢獻(xiàn)余熱，擔(dān)任北京至芯FPGA培訓(xùn)中心顧問(wèn)。

    標(biāo)簽： 夏宇聞 verilog 邏輯設(shè)計(jì)

    上傳時(shí)間： 2015-10-22

    上傳用戶：xlrenxuanwei

  • sverilog書籍

    SYStemverilog與功能驗(yàn)證，講述sv的基本使用方法

    標(biāo)簽： sverilog 書籍

    上傳時(shí)間： 2018-07-29

    上傳用戶：851018986@qq.com

  • SYStemverilog3.1a語(yǔ)言參考手冊(cè).rar

    SYStemverilog語(yǔ)言的參考手冊(cè)，chm格式的，支持索引和搜索。內(nèi)容包含語(yǔ)法介紹，常用句式大全，各種不常用常用的東西全都包含，是SV語(yǔ)言學(xué)習(xí)的百科全書。特別適合想編寫自測(cè)平臺(tái)的IC設(shè)計(jì)人員，快速學(xué)習(xí)幫助你搭建驗(yàn)證平臺(tái)。特別適合初級(jí)的IC驗(yàn)證工程師，可作為字典式的參考書，置于電腦中。特別適合初學(xué)者，對(duì)奇怪的語(yǔ)法感到茫然時(shí)，即時(shí)查詢，你便會(huì)豁然開朗。特別適合英文水平不夠者，因?yàn)槭侵形陌妫形陌?，中文版的嘛?/p>

    標(biāo)簽： SYStemverilog

    上傳時(shí)間： 2022-06-30

    上傳用戶：jason_vip1

  • 101條Verilog和SYStemverilog設(shè)計(jì)陷阱

    有些人喜歡收集棒球卡片，老的車輛雜志，或是橡皮小鴨，但我喜歡收集Verilog書籍。從1989年那個(gè)三孔活頁(yè)夾中保存的Gateway VERILOG-XL Reference Manual Versionl.5a復(fù)印本開始，那時(shí)的Verilog很簡(jiǎn)單，其中只包含了一種過(guò)程獄值（那時(shí)的語(yǔ)言并沒(méi)有包含非阻塞賦值），它很難讓我們相信有一天能夠使用它來(lái)設(shè)計(jì)芯片，我們可以在VAX或是昂貴的Apollo工作站上進(jìn)行仿真.從那開始我購(gòu)買了相當(dāng)多的Verilog書籍，其中包含了少量的綜合書籍，還有一份介紹硬件描述語(yǔ)言歷史的文本，其中的一小部分介紹了VHDL，這些書籍中大部分都是關(guān)于Verilog.但有趣的是，我并沒(méi)有花很多時(shí)間來(lái)閱讀它們，它們只是被擱置在書架上，我承認(rèn)書架上擺滿了關(guān)于Verilog的書籍時(shí)，是一件令人驕傲的事情，但目光如矩的參觀者能發(fā)現(xiàn)它們都是全新的從未被閱讀過(guò)，擁有未使用過(guò)和未閱讀過(guò)的書籍都是無(wú)意義的，另一方面讓我沮喪，從這些書籍中只能找到很少一部分，對(duì)于工程師有價(jià)值的內(nèi)容，我能否找到一本需天天使用的書籍，有利于我入門以及在工作中及時(shí)參閱。Stu和Don編寫的就是這祥一本書，了解這些技巧我花費(fèi)了很多年的時(shí)間，其中內(nèi)容甚至讓我懷疑，自己是否了解Verilog，在這本能提供幫助和有價(jià)值的書籍中，給出的一些知識(shí)點(diǎn)都是經(jīng)過(guò)提煉的，相信你不會(huì)感到沮喪。如果你是一個(gè)老手，驗(yàn)證這些技巧也需通過(guò)相當(dāng)困難的方式，但你可笑著對(duì)自己說(shuō)：“好的，我找到它了”如果你是新手，快點(diǎn)跟隨兩位專家開始學(xué)習(xí)吧，不要猶豫快點(diǎn)來(lái)參加兩位紳士提供的一次培訓(xùn)課程，我保證你不會(huì)遺憾.我最喜歡的陷辨是第65條：循環(huán)是無(wú)限的，為什么？可以構(gòu)建一個(gè)調(diào)試它的環(huán)境，相信我，如果建模錯(cuò)誤會(huì)引發(fā)芯片損壞時(shí)，你就不會(huì)忘記錯(cuò)誤為什么會(huì)出現(xiàn)？可惜這本書我沒(méi)有早點(diǎn)遇到，無(wú)疑你是幸運(yùn)的，把這本書放在手邊，經(jīng)常參閱，它可幫助你解決所有的模型編譯和項(xiàng)目設(shè)計(jì)的困難。

    標(biāo)簽： verilog SYStemverilog

    上傳時(shí)間： 2022-07-01

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  • SYStemverilog+數(shù)字系統(tǒng)設(shè)計(jì) Digital System Design with SYStemverilog

    國(guó)外system verilog的教材，從最基礎(chǔ)的數(shù)字電路講起，覆蓋system verilog的各個(gè)方面

    標(biāo)簽： verilog 數(shù)字系統(tǒng)設(shè)計(jì)

    上傳時(shí)間： 2022-07-25

    上傳用戶：d1997wayne

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