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PLL-MB

  • PLL電路

    PLL電路

    標簽: PLL 電路

    上傳時間: 2013-08-01

    上傳用戶:eeworm

  • PLL電路-3.8M.zip

    專輯類-可編程邏輯器件相關專輯-96冊-1.77G PLL電路-3.8M.zip

    標簽: PLL 3.8 zip 電路

    上傳時間: 2013-06-09

    上傳用戶:bcjtao

  • 鎖相環PLL原理與應用.rar

    鎖相環PLL原理與應用教程,講的通俗易懂

    標簽: PLL 鎖相環

    上傳時間: 2013-07-12

    上傳用戶:lijinchuan

  • PLL-MB1504-ASM.rar

    PLL芯片MB1504編程參考(匯編)PLL芯片MB1504編程參考(匯編)PLL芯片MB1504編程參考(匯編)PLL芯片MB1504編程參考(匯編)

    標簽: PLL-MB 1504 ASM

    上傳時間: 2013-07-12

    上傳用戶:wyaqy

  • 基于FPGA和PLL的函數信號發生器時鐘部分的實現

    基于FPGA和PLL的函數信號發生器時鐘部分的實現

    標簽: FPGA PLL 函數信號發生器 時鐘

    上傳時間: 2013-08-08

    上傳用戶:xzt

  • XS128之鎖相環PLL

    XS128之鎖相環PLL

    標簽: 128 PLL XS 鎖相環

    上傳時間: 2013-12-20

    上傳用戶:ywqaxiwang

  • 使用時鐘PLL的源同步系統時序分析

    使用時鐘PLL的源同步系統時序分析一)回顧源同步時序計算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數的意義:Etch Delay:與常說的飛行時間(Flight Time)意義相同,其值并不是從仿真直接得到,而是通過仿真結果的后處理得來。請看下面圖示:圖一為實際電路,激勵源從輸出端,經過互連到達接收端,傳輸延時如圖示Rmin,Rmax,Fmin,Fmax。圖二為對應輸出端的測試負載電路,測試負載延時如圖示Rising,Falling。通過這兩組值就可以計算得到Etch Delay 的最大和最小值。

    標簽: PLL 時鐘 同步系統 時序分析

    上傳時間: 2013-11-05

    上傳用戶:VRMMO

  • Altera可重配置PLL使用手冊0414-3

    Altera可重配置PLL使用手冊0414-3。

    標簽: Altera 0414 PLL 可重配置

    上傳時間: 2013-11-08

    上傳用戶:秦莞爾w

  • 可重配置PLL使用手冊

    本文檔主要是以Altera公司的Stratix II系列的FPGA器件為例,介紹了其內嵌的增強型可重配置PLL在不同的輸入時鐘頻率之間的動態適應,其目的是通過提供PLL的重配置功能,使得不需要對FPGA進行重新編程就可以通過軟件手段完成PLL的重新配置,以重新鎖定和正常工作。

    標簽: PLL 可重配置 使用手冊

    上傳時間: 2013-11-30

    上傳用戶:liuqy

  • Altera可重配置PLL使用手冊0414-3

    Altera可重配置PLL使用手冊0414-3。

    標簽: Altera 0414 PLL 可重配置

    上傳時間: 2013-10-17

    上傳用戶:zhqzal1014

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