用FPGA 實(shí)現(xiàn)全雙工異步串口（UART），與PC 機(jī)通信。1 位起始位；8 位數(shù)據(jù)位；一個(gè)停止位；無校驗(yàn)位；波特率為2400、4800、9600、11520 任選或可變（可用按鍵控制波特率模式）。
標(biāo)簽： FPGA UART 全雙工 異步串口
上傳時(shí)間： 2013-12-23
上傳用戶：無聊來刷下
全是FPGA的例子 對大家應(yīng)該有好處 大家趕快下把 知識(shí)不等人
標(biāo)簽： FPGA 家
上傳時(shí)間： 2014-01-13
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本書介紹DivX 全制作最強(qiáng)攻略（DivX是一種音視頻存儲(chǔ)格式、影音媒體）
標(biāo)簽： DivX 音視頻 存儲(chǔ) 媒體
上傳時(shí)間： 2014-01-05
上傳用戶：上善若水
Xilinx的FPGA設(shè)計(jì)全流程 Xilinx的FPGA設(shè)計(jì)全流程 Xilinx的FPGA設(shè)計(jì)全流程
標(biāo)簽： Xilinx FPGA 流程
上傳時(shí)間： 2016-01-18
上傳用戶：從此走出陰霾
基于FPGA的全數(shù)字調(diào)制解調(diào)器設(shè)計(jì)實(shí)例，包含有Matlab程序和Quartus程序
標(biāo)簽： FPGA 全數(shù)字 調(diào)制解調(diào)器 設(shè)計(jì)實(shí)例
上傳時(shí)間： 2014-12-21
上傳用戶：xfbs821
FPGA Verilog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測試可用
標(biāo)簽： Verilog ASSIGN ALWAYS FPGA
上傳時(shí)間： 2016-04-27
上傳用戶：daoxiang126
FPGA設(shè)計(jì)全流程：Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim編譯Xilinx庫 第二章 調(diào)用Xilinx CORE-Generator 第三章 使用Synplify.Pro綜合HDL和內(nèi)核 第四章 綜合后的項(xiàng)目執(zhí)行 第五章 不同類型結(jié)構(gòu)的仿真
標(biāo)簽： Modelsim Xilinx gt CORE-Generato
上傳時(shí)間： 2016-05-21
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使用QUARTUS做FPGA開發(fā)全流程，適用于初學(xué)者
標(biāo)簽： QUARTUS FPGA 流程
上傳時(shí)間： 2016-06-12
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《數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)》所附代碼全
標(biāo)簽： FPGA 數(shù)字信號(hào)處理 代碼
上傳時(shí)間： 2014-02-06
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針對嵌入式系統(tǒng)的底層網(wǎng)絡(luò)接口給出了一種由FPGA實(shí)現(xiàn)的以太網(wǎng)控制器的設(shè)計(jì)方法．該控制器能支持10Mbps和100Mbps的傳輸速率以及半雙工和全雙工模式，同時(shí)可提供MII接口，可并通過外接以太網(wǎng)物理層（PHY）芯片來實(shí)現(xiàn)網(wǎng)絡(luò)接入
標(biāo)簽： Mbps FPGA 100 10
上傳時(shí)間： 2013-12-11
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