介紹了應用VHDL技術設計嵌入式全數(shù)字鎖相環(huán)路的方法，詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA實現(xiàn)。
標簽： VHDL 嵌入式 全數(shù)字 鎖相環(huán)路
上傳時間： 2013-08-11
上傳用戶：yare
FPGA編程實現(xiàn)串口通信，源代碼全。包括仿真程序。
標簽： FPGA 編程實現(xiàn) 串口通信
上傳時間： 2013-08-15
上傳用戶：zhangzhenyu
針對嵌入式系統(tǒng)的底層網(wǎng)絡接口給出了一種由FPGA實現(xiàn)的以太網(wǎng)控制器的設計方法．該控制器能支持10Mbps和100Mbps的傳輸速率以及半雙工和全雙工模式，同時可提供MII接口，可并通過外接以太網(wǎng)物理層（PHY）芯片來實現(xiàn)網(wǎng)絡接入\r\n
標簽： FPGA 嵌入式系統(tǒng) 以太網(wǎng)控制器 底層
上傳時間： 2013-08-18
上傳用戶：青春給了作業(yè)95
FPGA設計常用資料大全，內(nèi)含一些代碼，還算比較全吧
標簽： FPGA 常用資料
上傳用戶：Togetherheronce
FPGA神經(jīng)網(wǎng)絡設計（影印本），全英文，很有用
標簽： FPGA 神經(jīng)網(wǎng)絡
上傳時間： 2013-08-20
上傳用戶：rologne
FPGA Verilog,雙向端口的研究,比較全,由ASSIGN和ALWAYS模塊組成,測試可用
標簽： Verilog FPGA
上傳時間： 2013-08-22
上傳用戶：longlong12345678
fpga cpld 常見模塊設計，包括基于fpga 的全數(shù)字鎖向環(huán)，基于fpga cpld 的半整數(shù)分頻器的設計等，很有用
標簽： fpga cpld 模塊設計
上傳時間： 2013-08-30
上傳用戶：mhp0114
無淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實現(xiàn)的任何數(shù)字設計，為了成功地操\r\n作，可靠的時鐘是非常關鍵的。設計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將\r\n導致錯誤的行為，并且調(diào)試困難、花銷很大。 在設計PLD/FPGA時通常采用幾種時鐘類型。時鐘可\r\n分為如下四種類型：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統(tǒng)能夠包括上\r\n述四種時鐘類型的任意組合。
標簽： FPGA PLD 時鐘
上傳時間： 2013-09-04
上傳用戶：yelong0614
其中包括有多種FPGA開發(fā)板的原理圖
標簽： FPGA 開發(fā)板原理圖
上傳時間： 2014-12-05
上傳用戶：yanqie
FPGA設計初學者，首先得掌握軟件工具Quartus的使用學習
標簽： QUARTUS_II FPGA 流程 傻瓜式
上傳時間： 2014-11-13
上傳用戶：dddddd
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
<output id="61161"></output>
