糾錯(cuò)碼技術(shù)是一種通過增加一定冗余信息來提高信息傳輸可靠性的有效方法。RS碼是一種典型的糾錯(cuò)碼，在線性分組碼中，它具有最強(qiáng)的糾錯(cuò)能力，既能糾正隨機(jī)錯(cuò)誤，也能糾正突發(fā)錯(cuò)誤，在深空通信、移動(dòng)通信、磁盤陣列、光存儲(chǔ)及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 DVD是一種高容量的存儲(chǔ)媒質(zhì)。DVD技術(shù)的應(yīng)用很廣泛，在數(shù)字技術(shù)中占有重要地位。DVD系統(tǒng)中采用里德-所羅門乘積碼(RS-PC：Reed-Solomon ProductCode)進(jìn)行糾錯(cuò)，RS碼譯碼器在伺服芯片中具有重要作用。 FPGA在開發(fā)階段具有安全、方便、可隨時(shí)修改設(shè)計(jì)等不可替代的優(yōu)點(diǎn)，在電子系統(tǒng)中采用FPGA可以極大的提升硬件系統(tǒng)設(shè)計(jì)的靈活性，可靠性，同時(shí)提高硬件開發(fā)的速度和降低系統(tǒng)的成本。FPGA的固有優(yōu)點(diǎn)使其得到越來越廣泛的應(yīng)用，F(xiàn)PGA設(shè)計(jì)技術(shù)也被越來越多的設(shè)計(jì)人員所掌握。 本文首先介紹了編碼理論和常用的RS編譯碼算法，提出RS編碼器實(shí)現(xiàn)方案，詳細(xì)分析了譯碼器的ME算法和改進(jìn)BM算法的實(shí)現(xiàn)，針對(duì)ME算法提出了一種流水線結(jié)構(gòu)的糾刪糾錯(cuò)RS譯碼器實(shí)現(xiàn)方案，在譯碼器復(fù)雜度和延時(shí)上作了折衷，降低了譯碼器的復(fù)雜度并提高了最高工作頻率，利用有限域乘法器的特性對(duì)編譯碼電路進(jìn)行優(yōu)化。這些技術(shù)的采用大大的提高了RS編譯碼器的效率，節(jié)省了RS編譯碼器占用的資源。在Xilinx公司的Virtex-II系列FPGA上設(shè)計(jì)并成功實(shí)現(xiàn)了RS(208，192)編譯碼器。
上傳時(shí)間： 2013-07-20
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文章開篇提出了開發(fā)背景。認(rèn)為現(xiàn)在所廣泛應(yīng)用的開關(guān)電源都是基于傳統(tǒng)的分立元件組成的。它的特點(diǎn)是頻率范圍窄、電力小、功能少、器件多、成本較高、精度低，對(duì)不同的客戶要求來“量身定做”不同的產(chǎn)品，同時(shí)幾乎沒有通用性和可移植性。在電子技術(shù)飛速發(fā)展的今天，這種傳統(tǒng)的模擬開關(guān)電源已經(jīng)很難跟上時(shí)代的發(fā)展步伐。 隨著DSP、ASIC等電子器件的小型化、高速化，開關(guān)電源的控制部分正在向數(shù)字化方向發(fā)展。由于數(shù)字化，使開關(guān)電源的控制部分的智能化、零件的共通化、電源的動(dòng)作狀態(tài)的遠(yuǎn)距離監(jiān)測成為了可能，同時(shí)由于它的智能化、零件的共通化使得它能夠靈活地應(yīng)對(duì)不同客戶的需求，這就降低了開發(fā)周期和成本。依靠現(xiàn)代數(shù)字化控制和數(shù)字信號(hào)處理新技術(shù)，數(shù)字化開關(guān)電源有著廣闊的發(fā)展空間。 在數(shù)字化領(lǐng)域的今天，最后一個(gè)沒有數(shù)字化的堡壘就是電源領(lǐng)域。近年來，數(shù)字電源的研究勢頭與日俱增，成果也越來越多。雖然目前中國制造的開關(guān)電源占了世界市場的80％以上，但都是傳統(tǒng)的比較低端的模擬電源。高端市場上幾乎沒有我們份額。 本論文研究的主要內(nèi)容是在傳統(tǒng)開關(guān)電源模擬調(diào)節(jié)器的基礎(chǔ)上，提出了一種新的數(shù)字化調(diào)節(jié)器方案，即基于DSP和FPGA的數(shù)字化PID調(diào)節(jié)器。論文對(duì)系統(tǒng)方案和電路進(jìn)行了較為具體的設(shè)計(jì)，并通過測試取得了預(yù)期結(jié)果。測試證明該方案能夠適合本行業(yè)時(shí)代發(fā)展的步伐，使系統(tǒng)電路更簡單，精度更高，通用性更強(qiáng)。同時(shí)該方案也可用于相關(guān)領(lǐng)域。 本文首先分析了國內(nèi)外開關(guān)電源發(fā)展的現(xiàn)狀，以及研究數(shù)字化開關(guān)電源的意義。然后提出了數(shù)字化開關(guān)電源的總體設(shè)計(jì)框圖和實(shí)現(xiàn)方案，并與傳統(tǒng)的開關(guān)電源做了較為詳細(xì)的比較。本論文的設(shè)計(jì)方案是采用DSP技術(shù)和FPGA技術(shù)來做數(shù)字化PID調(diào)節(jié)，通過數(shù)字化PID算法產(chǎn)生PWM波來控制斬波器，控制主回路。從而取代傳統(tǒng)的模擬PID調(diào)節(jié)器，使電路更簡單，精度更高，通用性更強(qiáng)。傳統(tǒng)的模擬開關(guān)電源是將電流電壓反饋信號(hào)做PID調(diào)節(jié)后--分立元器件構(gòu)成，采用專用脈寬調(diào)制芯片實(shí)現(xiàn)PWM控制。電流反饋信號(hào)來自主回路的電流取樣，電壓反饋信號(hào)來自主回路的電壓采樣。再將這兩個(gè)信號(hào)分別送至電流調(diào)節(jié)器和電壓調(diào)節(jié)器的反相輸入端，用來實(shí)現(xiàn)閉環(huán)控制。同時(shí)用來保證系統(tǒng)的穩(wěn)定性及實(shí)現(xiàn)系統(tǒng)的過流過壓保護(hù)、電流和電壓值的顯示。電壓、電流的給定信號(hào)則由單片機(jī)或電位器提供。再次，文章對(duì)各個(gè)模塊從理論和實(shí)際的上都做了仔細(xì)的分析和設(shè)計(jì)，并給出了具體的電路圖，同時(shí)寫出了軟件流程圖以及設(shè)計(jì)中應(yīng)該注意的地方。整個(gè)系統(tǒng)由DSP板和ADC板組成。DSP板完成PWM生成、PID運(yùn)算、環(huán)境開關(guān)量檢測、環(huán)境開關(guān)量生成以及本地控制。ADC板主要完成前饋電壓信號(hào)采集、負(fù)載電壓信號(hào)采集、負(fù)載電流信號(hào)采集、以及對(duì)信號(hào)的一階數(shù)字低通濾波。由于整個(gè)系統(tǒng)是閉環(huán)控制系統(tǒng)，要求采樣速率相當(dāng)高。本系統(tǒng)采用FPGA來控制ADC，這樣就避免了高速采樣占用系統(tǒng)資源的問題，減輕了DSP的負(fù)擔(dān)。DSP可以將讀到的ADC信號(hào)做PID調(diào)節(jié)，從而產(chǎn)生PWM波來控制逆變橋的開關(guān)速率，從而達(dá)到閉環(huán)控制的目的。 最后，對(duì)數(shù)字化開關(guān)電源和模擬開關(guān)電源做了對(duì)比測試，得出了預(yù)期結(jié)論。同時(shí)也提出了一些需要改進(jìn)的地方，認(rèn)為該方案在其他相關(guān)行業(yè)中可以廣泛地應(yīng)用。模擬控制電路因?yàn)槭褂迷S多零件而需要很大空間，這些零件的參數(shù)值還會(huì)隨著使用時(shí)間、溫度和其它環(huán)境條件的改變而變動(dòng)并對(duì)系統(tǒng)穩(wěn)定性和響應(yīng)能力造成負(fù)面影響。數(shù)字電源則剛好相反，同時(shí)數(shù)字控制還能讓硬件頻繁重復(fù)使用、加快上市時(shí)間以及減少開發(fā)成本與風(fēng)險(xiǎn)。在當(dāng)前對(duì)產(chǎn)品要求體積小、智能化、共通化、精度高和穩(wěn)定度好等前提條件下，數(shù)字化開關(guān)電源有著廣闊的發(fā)展空間。本系統(tǒng)來基本上達(dá)到了設(shè)計(jì)要求。能夠滿足較高精度的設(shè)計(jì)要求。但對(duì)于高精度數(shù)字化電源，系統(tǒng)還有值得改進(jìn)的地方，比如改進(jìn)主控器，提高參考電壓的精度，提高采樣器件的精度等，都可以提高系統(tǒng)的精度。 本系統(tǒng)涉及電子、通信和測控等技術(shù)領(lǐng)域，將數(shù)字PID算法與電力電子技術(shù)、通信技術(shù)等有機(jī)地結(jié)合了起來。本系統(tǒng)的設(shè)計(jì)方案不僅可以用在電源控制器上，只要是相關(guān)的領(lǐng)域都可以采用。
標(biāo)簽： FPGA DSP 數(shù)字化 開關(guān)電源
上傳時(shí)間： 2013-06-21
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本課題深入分析了GPS軟件接收機(jī)基于FFT并行捕獲算法并詳細(xì)闡述了其FPGA的實(shí)現(xiàn)。相比于其它的捕獲方案，該方案更好地滿足了信號(hào)處理實(shí)時(shí)性的要求。 論文的主體部分首先簡單分析了擴(kuò)頻通信系統(tǒng)的基本原理，介紹了GPS系統(tǒng)的組成，詳細(xì)闡述了GPS信號(hào)的特點(diǎn)，并根據(jù)GPS信號(hào)的組成特點(diǎn)介紹了接收機(jī)的體系結(jié)構(gòu)。其次，通過對(duì)GPS接收機(jī)信號(hào)捕獲方案的深入研究，確定了捕獲速度快且實(shí)現(xiàn)復(fù)雜度不是很高的基于FFT的并行捕獲方案，并對(duì)該方案提出了幾點(diǎn)改進(jìn)的措施，根據(jù)前面的分析，提出了系統(tǒng)的實(shí)現(xiàn)方案，利用MATLAB對(duì)該系統(tǒng)進(jìn)行仿真，仿真的結(jié)果充分的驗(yàn)證了方案的可行性。接著，對(duì)于捕獲環(huán)節(jié)中的核心部分—FFT處理器，設(shè)計(jì)中沒有采用ALTERA提供的IP核，獨(dú)立設(shè)計(jì)實(shí)現(xiàn)了基于FPGA的FFT處理器，并通過對(duì)一組數(shù)據(jù)在MATLAB中運(yùn)算得到結(jié)果和FPGA輸出結(jié)果相對(duì)比，可以驗(yàn)證該FFT處理器的正確性。再次重點(diǎn)分析了GPS接收機(jī)并行捕獲部分的FPGA具體實(shí)現(xiàn)，通過捕獲的FPGA時(shí)序仿真波形，證明了該系統(tǒng)已經(jīng)能成功地捕獲到GPS信號(hào)。最后，對(duì)全文整個(gè)研究工作進(jìn)行總結(jié)，并指出以后繼續(xù)研究的方向。 本課題雖然是對(duì)于GPS接收機(jī)的研究，但其原理與GALILEO、北斗等導(dǎo)航系統(tǒng)的接收機(jī)相近，因此該課題的研究對(duì)我國衛(wèi)星導(dǎo)航事業(yè)的發(fā)展起到了積極的推動(dòng)作用。
上傳時(shí)間： 2013-05-29
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在諸多行業(yè)的材料及材料制成品中，表面缺陷是影響產(chǎn)品質(zhì)量的重要因素之一。研究具有顯微圖像實(shí)時(shí)記錄、處理和顯示功能的材料表面缺陷檢測技術(shù)，對(duì)材料的分選和材料質(zhì)量的檢查及評(píng)價(jià)具有重要的意義。 本文以聚合物薄膜材料為被測對(duì)象，研究了適用于材料表面缺陷檢測的基于現(xiàn)場可編程門陣列(FPGA)的缺陷數(shù)據(jù)實(shí)時(shí)處理技術(shù)，可實(shí)時(shí)提供缺陷顯微圖像信息，完成了對(duì)現(xiàn)有材料缺陷檢測裝置的數(shù)字化改造與性能擴(kuò)展。本文利用FPGA并行結(jié)構(gòu)、運(yùn)算速度快的特點(diǎn)實(shí)現(xiàn)了材料缺陷的實(shí)時(shí)檢測。搭建了以FPGA為核心的缺陷數(shù)據(jù)處理系統(tǒng)的硬件電路；重點(diǎn)針對(duì)聚合物薄膜材料缺陷信號(hào)的數(shù)據(jù)特征，設(shè)計(jì)了基于FPGA的缺陷圖像預(yù)處理方案：首先對(duì)通過CCD獲得的聚合物薄膜材料的缺陷信號(hào)進(jìn)行處理，利用動(dòng)態(tài)閾值定位缺陷區(qū)域，將高于閾值的數(shù)據(jù)即圖像背景信息舍棄，保留低于閾值的數(shù)據(jù)，即完整保留缺陷顯微圖像的有用信息；然后按照預(yù)先設(shè)計(jì)的封裝格式封裝缺陷數(shù)據(jù)；最后通過USB2.0接口將封裝數(shù)據(jù)傳輸至上位機(jī)進(jìn)行缺陷顯微圖像重建。此方案大大減少了上傳數(shù)據(jù)量，緩解了上位機(jī)的壓力，提高了整個(gè)缺陷檢測裝置的檢測速度。本文對(duì)標(biāo)準(zhǔn)模板和聚合物薄膜材料進(jìn)行了實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，應(yīng)用了基于FPGA的缺陷數(shù)據(jù)實(shí)時(shí)處理技術(shù)的CCD掃描缺陷檢測裝置可對(duì)70μm～1000μm范圍內(nèi)的缺陷進(jìn)行有效檢測，實(shí)時(shí)重建的缺陷顯微圖像與實(shí)際缺陷在形狀和灰度上都有很好的一致性。
標(biāo)簽： CCD 缺陷檢測 實(shí)時(shí)數(shù)據(jù) 處理技術(shù)
上傳時(shí)間： 2013-05-19
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本文對(duì)基于FPGA的CCSDS圖像壓縮和AES加密算法的實(shí)現(xiàn)進(jìn)行了研究。主要完成的工作有： (1)深入研究CCSDS圖像壓縮算法，并根據(jù)其編碼方案，設(shè)計(jì)并實(shí)現(xiàn)了相應(yīng)的編解碼器。從算法性能和硬件實(shí)現(xiàn)復(fù)雜度兩個(gè)方面，將該算法與具有類似算法結(jié)構(gòu)的JPEG2000和SPIHT圖像壓縮算法作比較分析； (2)利用硬件描述語言VerilogHDL實(shí)現(xiàn)CCSDS圖像壓縮算法和AES加密算法； (3)優(yōu)化算法復(fù)雜度較大的功能模塊，如小波變換模塊等。使用雙端口內(nèi)存模塊增加數(shù)據(jù)讀寫速度，利用DSP塊處理核心運(yùn)算單元，從而很大程度上提高了模塊的運(yùn)行速度，并降低了芯片的使用面積； (4)設(shè)計(jì)并實(shí)現(xiàn)系統(tǒng)的模塊級(jí)流水線，在幾乎不增加占用芯片面積的情況下，提高了系統(tǒng)的數(shù)據(jù)吞吐量； (5)在QuartusⅡ和ModelSim仿真環(huán)境下對(duì)該系統(tǒng)進(jìn)行模塊級(jí)和系統(tǒng)級(jí)的功能仿真、時(shí)序仿真和驗(yàn)證。在硬件系統(tǒng)測試階段，設(shè)計(jì)并實(shí)現(xiàn)FPGA與PC機(jī)的串口通信模塊，提高了系統(tǒng)驗(yàn)證的工作效率。
上傳時(shí)間： 2013-05-19
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信號(hào)發(fā)生器是控制系統(tǒng)的重要組成部分。研制出較高精度、可靠性、可調(diào)參數(shù)的數(shù)字量信號(hào)發(fā)生器，對(duì)于促進(jìn)我國航空、航天、國防以及工業(yè)自動(dòng)化等領(lǐng)域的發(fā)展均有重要意義。本文以直接頻率合成和偽隨機(jī)碼的設(shè)計(jì)與實(shí)現(xiàn)為中心，對(duì)擴(kuò)頻通信的基本理論、信號(hào)源的結(jié)構(gòu)、載波調(diào)制等問題進(jìn)行了深入的分析和研究，并給出了模塊的硬件實(shí)現(xiàn)方案。 現(xiàn)場可編程門陣列(FPGA)設(shè)計(jì)靈活、速度快，在數(shù)字專用集成電路的設(shè)計(jì)中得到了廣泛的應(yīng)用。論文介紹了FPGA技術(shù)的發(fā)展和應(yīng)用，包括VHDL語言的基本語法結(jié)構(gòu)和FPGA器件的開發(fā)設(shè)計(jì)流程等等。詳細(xì)地分析了各類頻率合成器的基礎(chǔ)上提出采用直接數(shù)字式頻率合成原理(DDS)實(shí)現(xiàn)低相位噪聲、高分辨率、高精度和高穩(wěn)定度的信號(hào)源。研究了測距偽隨機(jī)碼的原理，確定選用移位序列作為系統(tǒng)的擴(kuò)頻碼序列，并選取了符合本系統(tǒng)使用的移位序列擴(kuò)頻碼。分別給出并分析了相應(yīng)的FPGA硬件實(shí)現(xiàn)電路。 對(duì)于載波調(diào)制這一關(guān)鍵技術(shù)，提出了采用二進(jìn)制相移鍵控相位選擇法并相應(yīng)作了硬件實(shí)現(xiàn)。最后給出具體設(shè)計(jì)實(shí)現(xiàn)了的信號(hào)發(fā)生器的輸出波形。經(jīng)實(shí)驗(yàn)室測試，設(shè)計(jì)的信號(hào)發(fā)生器滿足要求，且結(jié)構(gòu)簡單、工作可靠、重量輕、體積小，具有良好的應(yīng)用前景。
標(biāo)簽： FPGA 擴(kuò)頻 模擬信號(hào)源
上傳時(shí)間： 2013-04-24
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本文以Turbo碼編譯碼器的FPGA實(shí)現(xiàn)為目標(biāo)，對(duì)Turbo碼的編譯碼算法和用硬件語言將其實(shí)現(xiàn)進(jìn)行了深入的研究。 首先，在理論上對(duì)Turbo碼的編譯碼原理進(jìn)行了介紹，確定了Max-log-MAF算法的譯碼算法，結(jié)合CCSDS標(biāo)準(zhǔn)，在實(shí)現(xiàn)編碼器時(shí)，針對(duì)標(biāo)準(zhǔn)中給定的幀長、碼率與交織算法，以及偽隨機(jī)序列模塊與幀同步模塊，提出了相應(yīng)解決方案；而在相應(yīng)的譯碼器設(shè)計(jì)中，采用了FPGA設(shè)計(jì)中“自上而下”的設(shè)計(jì)方法，權(quán)衡硬件實(shí)現(xiàn)復(fù)雜度與處理時(shí)延等因素，優(yōu)先考慮面積因素，提高元件的重復(fù)利用率和降低電路復(fù)雜度，來實(shí)現(xiàn)Turbo碼的Max-log-MAP算法譯碼。把整個(gè)系統(tǒng)分割成不同的功能模塊，分別闡述了實(shí)現(xiàn)過程。 然后，基于Verilog HDL 設(shè)計(jì)出12位固點(diǎn)數(shù)據(jù)的Turbo編譯碼器以及仿真驗(yàn)證平臺(tái)，與用Matlab語言設(shè)計(jì)的相同指標(biāo)的浮點(diǎn)數(shù)據(jù)譯碼器進(jìn)行性能比較，得到該設(shè)計(jì)的功能驗(yàn)證。 最后，研究了Tuxbo碼譯碼器幾項(xiàng)最新技術(shù)，如滑動(dòng)窗譯碼，歸一化處理，停止迭代技術(shù)結(jié)合流水線電路設(shè)計(jì)，將改進(jìn)后的譯碼器與先前設(shè)計(jì)的譯碼器分別在ISE開發(fā)環(huán)境中針對(duì)目標(biāo)器件xilinx Virtex-Ⅱ500進(jìn)行電路綜合，證實(shí)了這些改進(jìn)技術(shù)能有效地提高譯碼器的吞吐量，減少譯碼時(shí)延和存儲(chǔ)器面積從而降低功耗。
上傳時(shí)間： 2013-04-24
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本文以直接頻率合成和偽隨機(jī)碼的設(shè)計(jì)與實(shí)現(xiàn)為中心，對(duì)擴(kuò)頻通信的基本理論、信號(hào)源的總體結(jié)構(gòu)、載波調(diào)制、濾波器設(shè)計(jì)等問題進(jìn)行了深入的分析和研究，并給出了模塊的硬件實(shí)現(xiàn)方案。 首先介紹了FPGA技術(shù)的發(fā)展和應(yīng)用，包括VHDL語言的基本語法結(jié)構(gòu)和FPGA器件的開發(fā)設(shè)計(jì)流程等等。詳細(xì)地分析了各類頻率合成器的基礎(chǔ)上提出采用直接數(shù)字式頻率合成器(DDS)實(shí)現(xiàn)低相位噪聲、高分辨率、高精度和高穩(wěn)定度的信號(hào)源。研究了測距偽隨機(jī)碼的原理，確定選用移位序列作為系統(tǒng)的擴(kuò)頻碼序列，并選取了符合本系統(tǒng)使用的移位序列擴(kuò)頻碼。分別給出并分析了相應(yīng)的FPGA硬件實(shí)現(xiàn)電路。 對(duì)于載波調(diào)制這一關(guān)鍵技術(shù)，提出了采用二進(jìn)制相移鍵控相位選擇法并相應(yīng)作了硬件實(shí)現(xiàn)。分析與研究了射頻寬帶濾波器應(yīng)具有的傳輸特性，通過分析巴特沃思濾波器、切比雪夫?yàn)V波器、橢圓濾波器和貝塞爾濾波器這幾種濾波器的頻譜特性，設(shè)計(jì)了發(fā)生器射頻寬帶濾波器。最后給出具體設(shè)計(jì)實(shí)現(xiàn)了的信號(hào)發(fā)生器的輸出波形。
標(biāo)簽： FPGA 擴(kuò)頻信號(hào) 發(fā)生器
上傳時(shí)間： 2013-04-24
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目前的國內(nèi)的CCD高清攝相頭能夠輸出一組視頻信號(hào)和數(shù)字圖像信號(hào)，雖然視頻信號(hào)能夠直接在監(jiān)視器顯示，但是輸出的數(shù)字圖像信號(hào)占用存儲(chǔ)空間太大，不便于進(jìn)行傳輸。本文設(shè)計(jì)了一種基于FPGA的數(shù)字圖像壓縮卡。 在過去的十幾年中，國際標(biāo)準(zhǔn)化組織制訂了一系列的國際視頻編碼標(biāo)準(zhǔn)并廣泛應(yīng)用到各種領(lǐng)域。It.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn)，采用了近幾年視頻編碼方面的先進(jìn)技術(shù)，以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國際視頻編碼標(biāo)準(zhǔn)。 新發(fā)展的H．264/AVC比原有的視頻編碼標(biāo)準(zhǔn)大幅度提高了編碼效率，但其運(yùn)算復(fù)雜度也大大增加，本文簡要分析了H．264/AVC的復(fù)雜度及其優(yōu)化的途徑，給出了主要模塊的優(yōu)化算法實(shí)驗(yàn)結(jié)果。 H．264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運(yùn)動(dòng)補(bǔ)償混合編碼方案，主要不同有：增強(qiáng)的運(yùn)動(dòng)預(yù)測能力，準(zhǔn)確匹配的較小塊變換，自適應(yīng)環(huán)內(nèi)濾波器，增強(qiáng)的熵編碼。測試結(jié)果表明這些新特征使H．264/AVC編碼器提高50％編碼效率的同時(shí)，增加了一個(gè)數(shù)量級(jí)的復(fù)雜度。實(shí)際中恰當(dāng)?shù)厥褂肏．264/AVC編碼工具可以較低的實(shí)現(xiàn)復(fù)雜度得到與復(fù)雜配置相當(dāng)?shù)木幋a效率。故實(shí)際編碼系統(tǒng)開發(fā)需要在運(yùn)算復(fù)雜性和編碼效率之間進(jìn)行折衷、兼顧考慮。H．264/AVC引入的新編碼特征既增加基本模塊的復(fù)雜度，也成倍增加算法的復(fù)雜度。針對(duì)它們的作用和實(shí)現(xiàn)方法的不同，可采用不同的硬件實(shí)現(xiàn)方法。本文基于上述思路進(jìn)行優(yōu)化，具體的工作包括：針對(duì)去塊濾波的復(fù)雜性，本文提出一種適合硬件實(shí)現(xiàn)的算法，使其在節(jié)省了資源的同時(shí)，很好的達(dá)到了標(biāo)準(zhǔn)所定義的性能。針對(duì)變換量化的復(fù)雜性，本文提出一種既滿足整體的硬件流水結(jié)構(gòu)，又極大的降低了硬件資源的實(shí)現(xiàn)方法。針對(duì)碼率控制的實(shí)現(xiàn)，本文提出了一種有別于傳統(tǒng)實(shí)現(xiàn)方式的算法，在保證實(shí)時(shí)性的同時(shí)，極大的提高了編碼器的性能。本文基于上述算法還進(jìn)行Baseline Profile編碼器的研究，給出了一種實(shí)時(shí)編碼器結(jié)構(gòu)，實(shí)現(xiàn)了對(duì)高清圖像格式(720P)的實(shí)時(shí)編碼，并將其和當(dāng)前業(yè)界先進(jìn)水平進(jìn)行了對(duì)比，表明本文所實(shí)現(xiàn)得結(jié)構(gòu)能夠達(dá)到當(dāng)前業(yè)界的先進(jìn)水平。
上傳時(shí)間： 2013-07-23
上傳用戶：yepeng139
隨著集成電路的設(shè)計(jì)規(guī)模越來越大，F(xiàn)PGA為了滿足這種設(shè)計(jì)需求，其規(guī)模也越做越大，傳統(tǒng)平面結(jié)構(gòu)的FPGA無法滿足實(shí)際設(shè)計(jì)需求。首先是硬件設(shè)計(jì)上的很難控制，其次就是計(jì)算機(jī)軟件面臨很大挑戰(zhàn)，所有復(fù)雜問題全部集中到布局布線(P&R)這一步，而實(shí)際軟件處理過程中，P&R所占的時(shí)間比例是相當(dāng)大的。為了緩解這種軟件和硬件的設(shè)計(jì)壓力，多層次化結(jié)構(gòu)的FPGA得以采用。所謂層次化就是可配置邏輯單元內(nèi)部包含多個(gè)邏輯單元(相對(duì)于傳統(tǒng)的單一邏輯單元)，并且內(nèi)部的邏輯單元之間共享連線資源，這種結(jié)構(gòu)有利于減少芯片面積和提高布通率。與此同時(shí)，F(xiàn)PGA的EDA設(shè)計(jì)流程也多了一步，那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟，該步驟既可以認(rèn)為是工藝映射的后處理，也可認(rèn)為是布局和布線模塊的預(yù)處理，這一步不僅需要考慮打包，還要考慮布線資源的問題。裝箱作為連接軟件前端和后端之間的橋梁，該步驟對(duì)FPGA的性能影響是相當(dāng)大的。 本文通過研究和分析影響芯片步通率的各種因素，提出新的FPGA裝箱算法，可以同時(shí)減少裝箱后可配置邏輯單元(CLB)外部的線網(wǎng)數(shù)和外部使用的引腳數(shù)，從而達(dá)到減少布線所需的通道數(shù)。該算法和以前的算法相比較，無論從面積，還是通道數(shù)方面都有一定的改進(jìn)。算法的時(shí)間復(fù)雜度仍然是線性的。與此同時(shí)本文還對(duì)FPGA的可配置邏輯單元內(nèi)部連線資源做了分析，如何設(shè)計(jì)可配置邏輯單元內(nèi)部的連線資源來達(dá)到即減少面積又保證芯片的步通率，同時(shí)還可以提高運(yùn)行速度。 另外，本文還提出將電路分解成為多塊，分別下載到各個(gè)芯片的解決方案。以解決FPGA由于容量限制，而無法實(shí)現(xiàn)某些特定電路原型驗(yàn)證。該算法綜合考慮影響多塊芯片性能的各個(gè)因數(shù)，采用較好的目標(biāo)函數(shù)來達(dá)到較優(yōu)結(jié)果。
上傳時(shí)間： 2013-04-24
上傳用戶：zhaoq123
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