用VHDL編寫的并串轉(zhuǎn)換和串并轉(zhuǎn)換實(shí)例，希望對(duì)您有所幫助，其中輸入數(shù)據(jù)是時(shí)鐘的16倍
標(biāo)簽： VHDL 編寫 串并轉(zhuǎn)換 轉(zhuǎn)換
上傳時(shí)間： 2015-06-08
上傳用戶：1079836864
用VHDL編寫的由FPGA控制SDRAM的存儲(chǔ)控制程序
標(biāo)簽： SDRAM VHDL FPGA 編寫
上傳時(shí)間： 2013-12-14
上傳用戶：waizhang
數(shù)字均衡器是通訊信道抗碼間干擾的重要環(huán)節(jié),這是一個(gè)用vhdl寫的代碼以及用SYNPLIFY8.0綜合的RTL電路圖 它包含三個(gè)模塊FILTER,ERR_DECISION,ADJUST 希望對(duì)大家有用.
標(biāo)簽： ERR_DECISION SYNPLIFY FILTER ADJUST
上傳時(shí)間： 2015-06-09
上傳用戶：cazjing
這是一個(gè)用VHDL層次化設(shè)計(jì)的一個(gè)九九乘法表源文件,還包含仿真波形
標(biāo)簽： VHDL 乘法 仿真 波形
上傳時(shí)間： 2013-12-18
上傳用戶：ainimao
自己在ISE下用VHDL寫的UART，簡(jiǎn)單，易懂
標(biāo)簽： VHDL UART ISE
上傳時(shí)間： 2015-06-10
上傳用戶：jackgao
一個(gè)用VHDL編寫的在CPLD上實(shí)現(xiàn)模擬交通燈的程序源代碼
標(biāo)簽： VHDL CPLD 編寫 模擬交通燈
上傳時(shí)間： 2014-01-24
上傳用戶：宋桃子
用vhdl語(yǔ)言設(shè)計(jì)CPU中的一部分：加法器的設(shè)計(jì)，包括多種加法器的設(shè)計(jì)方法！內(nèi)容為英文
標(biāo)簽： vhdl CPU 語(yǔ)言 分
上傳時(shí)間： 2015-06-11
上傳用戶：xiaohuanhuan
用vhdl語(yǔ)言設(shè)計(jì)CPU中的一部分：乘法器的設(shè)計(jì)，包括多種乘法器的設(shè)計(jì)方法！內(nèi)容為英文
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用vhdl編寫的時(shí)鐘 主要實(shí)現(xiàn)了時(shí)鐘功能時(shí)間調(diào)教功能有待實(shí)現(xiàn)
標(biāo)簽： vhdl 時(shí)鐘 編寫
上傳時(shí)間： 2013-12-17
上傳用戶：zl5712176
用vhdl編寫的fifo隊(duì)列.可以在maxplus2平臺(tái)上使用.
標(biāo)簽： maxplus2 vhdl fifo 編寫
上傳時(shí)間： 2015-06-16
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