Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
上傳用戶：青春給了作業95
DesignSpark PCB 第3版現已推出! 包括3種全新功能: 1. 模擬介面 Simulation Interface 2. 設計計算機 Design Calculator 3. 零件群組 Component Grouping 第3版新功能介紹 (含資料下載) 另外, 中文版的教學已經準備好了, 備有簡體和繁體版, 趕快下載來看看! 設計PCB產品激活：激活入品 Lorem ipsum dolor sit amet, consectetur adipisicing elit, sed do eiusmod tempor incididunt ut labore et dolore magna aliqua. Ut enim ad minim veniam, quis nostrud exercitation ullamco laboris nisi ut aliquip ex ea commodo consequat. Duis aute irure dolor in reprehenderit in voluptate velit esse cillum dolore eu fugiat nulla pariatur. Excepteur sint occaecat cupidatat non proident, sunt in culpa qui officia deserunt mollit anim id est laborum。
標簽： DesignSpark PCB 設計工具 免費下載
上傳時間： 2013-10-19
上傳用戶：小眼睛LSL
DesignSpark PCB 第3版現已推出! 包括3種全新功能: 1. 模擬介面 Simulation Interface 2. 設計計算機 Design Calculator 3. 零件群組 Component Grouping 第3版新功能介紹 (含資料下載) 另外, 中文版的教學已經準備好了, 備有簡體和繁體版, 趕快下載來看看! 設計PCB產品激活：激活入品 Lorem ipsum dolor sit amet, consectetur adipisicing elit, sed do eiusmod tempor incididunt ut labore et dolore magna aliqua. Ut enim ad minim veniam, quis nostrud exercitation ullamco laboris nisi ut aliquip ex ea commodo consequat. Duis aute irure dolor in reprehenderit in voluptate velit esse cillum dolore eu fugiat nulla pariatur. Excepteur sint occaecat cupidatat non proident, sunt in culpa qui officia deserunt mollit anim id est laborum。
標簽： DesignSpark PCB 設計工具 免費下載
上傳時間： 2013-10-07
上傳用戶：a67818601
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
上傳用戶：cppersonal
第一章：綜合運用VC.NET與托管類 第二章: 正則表達式的運用 第三章: 注冊表、文件IO 第四章：密碼學、HASH代碼、數據加密 第五章：XML ADO.NET 第六章: ADO.NET與dataset 第七章：高級ADO.net 第八章：ADO.NET與xml高級運用 第九章：遠程處理 第十章：事件日志、進程控制、性能測試 第十一章：管理托管對象
上傳時間： 2013-12-11
上傳用戶：redmoons
[大話西游后傳（爆笑版） / 未知 著 ] 第一回 （天門外，殘陽如血，彩霞滿天） 天兵甲：喂！你看，那個人又坐在那里發呆了。連續幾天都這樣，延誤我們哥倆關門收工的時間嘛？ 天兵乙：是啊，整天傻坐在那里自言自語，說什么結發的妻子在天那邊，還不停地流淚?？纯此歉钡滦?，鬼鬼祟祟丟人現眼，披頭散發人模狗樣。
標簽：
上傳時間： 2013-12-30
上傳用戶：invtnewer
電子技術基礎（第五版數字部分）康華光 課后習題解答 1 數字邏輯概論 2 邏輯代數與硬件語言描述 3 邏輯門電路 4 組合邏輯電路 5 鎖存器和觸發器 6 時序邏輯電路 7 存儲器 8 脈沖波形的變換與產生 9 數模與模數轉換器
上傳時間： 2017-08-02
上傳用戶：maizezhen
包括PCB,原理圖以及程序代碼。 本開關電源設計采用STC12C5A60S2單片機發生47KHZ的PWM脈沖信號，經過IR2104控制MOS，從而控制整個BUCK（降壓式變換）電路。單片機內部自帶的10位ADC能通過電壓電流檢測電流實時反饋電流和電壓數值，并由此調整輸出的PWM的占空比，形成電流電壓閉環控制系統。按鍵能設置輸出電流從0.2A到2A，以0.01A遞增，輸出最大10V，液晶能顯示實時輸出電流與電壓。根據測試，滿載的供電效率為88%。按鍵設置的輸出電流的誤差小于0.01A。
上傳時間： 2016-06-15
上傳用戶：sjr88
本開關電源設計采用STC12C5A60S2單片機發生47KHZ的PWM脈沖信號，經過IR2104控制MOS，從而控制整個BUCK（降壓式變換）電路。單片機內部自帶的10位ADC能通過電壓電流檢測電流實時反饋電流和電壓數值，并由此調整輸出的PWM的占空比，形成電流電壓閉環控制系統。按鍵能設置輸出電流從0.2A到2A，以0.01A遞增，輸出最大10V，液晶能顯示實時輸出電流與電壓。根據測試，滿載的供電效率為88%。按鍵設置的輸出電流的誤差小于0.01A。 關鍵詞：開關電源，BUCK，STC單片機，IR2104，恒流源
上傳時間： 2017-07-07
上傳用戶：硯子兒*
本書以單級放大器、運算放大器以及數模轉換器數為重點，介紹模擬集成電路的基本概念、工作原理和分析方法，特別是全面系統地介紹了模擬集成電路的仿真技術，是模擬集成電路分析、設計和 仿真的入門書。 全書共分 10 章和 7 個附錄。第 1 章介紹模擬集成電路的發展與設計方法。第 2、3 章介紹單級放 大器、電流鏡和差分放大器等基本模擬電路的原理。第 4 章是電路噪聲分析計算與仿真。第 5 章介紹 運算放大器的工作原理與分析、仿真方法。第 6、7 章以雙端輸入單端輸出運算放大器以及全差分運算 放大器為例，介紹運算放大器的設計仿真方法；第 8、9 章以帶隙電壓基準和電流基準電路為例，介紹 了參考電壓源和電流源的設計方法，其中對溫度補償技術作了詳細分析；第 10 章為模擬與數字轉換電 路（ADC），重點介紹了 ADC 的概念與工作原理以及采用 Verilog-A 語言進行系統設計的方法。本書 的附錄全面介紹了模擬集成電路設計的軟件環境以及仿真技術。 本書可作為高等院校集成電路設計相關專業工程碩士的教材，也可以作為本科生和研究生的教 材，并可供模擬集成電路工程師參考。
標簽： 模擬集成電路
上傳時間： 2022-06-02
上傳用戶：
<option id="imywa"></option>