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這是我最近買的一套CPLD開發板VHDL源程序并附上開發板的原理圖,希望對你是一個很好的幫助!其中內容為:8位優先編碼器,乘法器,多路選擇器,二進制轉BCD碼,加法器,減法器,簡單狀態機,四位比較器,7段數碼管,i2c總線,lcd液晶顯示,撥碼開關,串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數字時鐘.
標簽： CPLD VHDL BCD 開發板
上傳時間： 2015-07-23
上傳用戶：李夢晗
verilog實現16*16位乘法器，帶測試文件
標簽： verilog 16 乘法器
上傳時間： 2013-12-18
上傳用戶：天誠24
實驗目的：掌握靜態查找表的基本操作，并實現一個簡單的信息管理問題。 實驗要求：1、上機運行程序。 2、分析代碼。 3、重寫代碼。
標簽： 實驗 基本操作 查找表
上傳時間： 2013-12-21
上傳用戶：xiaodu1124
用VHDL語言編寫的三位二進制的乘法器，其原理是每位相乘后再錯位相加
標簽： VHDL 語言 編寫 二進制
上傳時間： 2014-08-31
上傳用戶：66666
mux4*1 vhdl 乘法器源碼 經過測試直接可用
標簽： vhdl mux 乘法器 源碼
上傳時間： 2015-08-28
上傳用戶：yy541071797
fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器
標簽： vhd fulladder adder multi
上傳時間： 2015-09-03
上傳用戶：上善若水
可用的4位乘法器，用VHDL在FPGA中實現
標簽： 乘法器
上傳時間： 2013-12-27
上傳用戶：xhz1993
乘法器，用VHDL語言編碼，可能對你用處不是很大，但做為參考還是很大用處的
上傳時間： 2014-01-19
上傳用戶：wuyuying
FPGA上的VERILOG語言編程。通過查找表實現直接數字頻率合成。在主控部分通過鍵盤選擇正弦波，方波，三角波，斜波，以及四種波形的任意兩種的疊加，以及四種波形的疊加；通過控制頻率控制字C的大小，以控制輸出波形頻率，實現1Hz的微調；通過地址變換實現波形相位256級可調；通過DAC0832使波形幅值256級可調；通過FPGA內部RAM實現波形存儲回放；并實現了每秒100HZ掃頻。
標簽： VERILOG FPGA 語言編程 查找表
上傳時間： 2015-09-27
上傳用戶：songrui
32×32乘法器的一種設計.pdf32×32乘法器的一種設計.pdf
標簽： 乘法器 32
上傳時間： 2014-11-30
上傳用戶：zm7516678
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