自上個(gè)世紀(jì)九十年代以來(lái)，我國(guó)著名學(xué)者、現(xiàn)中國(guó)科學(xué)院院士、清華大學(xué)陳難先教授等人使用無(wú)窮級(jí)數(shù)的Mobius反演公式解決了一系列重要的應(yīng)用物理中的逆問(wèn)題，例如費(fèi)米體系逆問(wèn)題、信號(hào)處理等，開(kāi)創(chuàng)了應(yīng)用、推廣數(shù)論中的Mobius變換解決物理學(xué)中各種逆問(wèn)題的巧妙方法，其工作在1990年得到了世界著名的《NATURE》雜志的整版專評(píng)與高度評(píng)價(jià)。華僑大學(xué)蘇武潯、張渭濱教授等則把Mobius變換的方法應(yīng)用于幾種常用波形（包括周期矩形脈沖，奇偶對(duì)稱方波和三角波等）的傅立葉級(jí)數(shù)的逆變換運(yùn)算，得到正、余弦函數(shù)及一般周期信號(hào)的各種常用波形的信號(hào)展開(kāi)；并求得了與各種常用波形信號(hào)函數(shù)族相正交的函數(shù)族，以用于各展開(kāi)系數(shù)的計(jì)算與信息的解調(diào)；而后把它們應(yīng)用到通信系統(tǒng)中，提出了一種新的通信系統(tǒng)，即新型Chen-Mobius通信系統(tǒng)。 在新型通信系統(tǒng)中，把這種正交函數(shù)族應(yīng)用于系統(tǒng)的相干調(diào)制解調(diào)中，取代傳統(tǒng)通信系統(tǒng)中調(diào)制解調(diào)所采用的三角正交函數(shù)族。正是這種正交函數(shù)族使得通信系統(tǒng)的傳輸性能大大提高，保密性加強(qiáng)，而且正交函數(shù)族產(chǎn)生很方便。 本文從軟件仿真和硬件實(shí)現(xiàn)兩個(gè)方面對(duì)Chen-Mobius通信系統(tǒng)進(jìn)行了驗(yàn)證。首先，利用MATLAB軟件構(gòu)建Chen-Mobius數(shù)字通信系統(tǒng)，通過(guò)計(jì)算機(jī)編程，對(duì)Chen-Mobius單路、四路和八路的數(shù)字通信系統(tǒng)進(jìn)行仿真分析，對(duì)該系統(tǒng)在不同信噪比情況下的錯(cuò)誤概率進(jìn)行了計(jì)算，并繪出了信噪比-錯(cuò)誤概率曲線；其次，在QuartusⅡ軟件平臺(tái)上，利用VHDL語(yǔ)言文本輸入和原理圖輸入的方法構(gòu)建Chen-Mobius數(shù)字通信系統(tǒng)，對(duì)該系統(tǒng)進(jìn)行了仿真，包括設(shè)計(jì)綜合、引腳分配、仿真驗(yàn)證、時(shí)序分析等；再次，在QuartusⅡ軟件仿真的基礎(chǔ)上，在Altera公司的Stratix GX芯片上，實(shí)現(xiàn)了硬件的編程和下載，從而完成了Chen-Mobius數(shù)字通信系統(tǒng)的FPGA實(shí)現(xiàn)；最后，從MATLAB軟件仿真和硬件實(shí)現(xiàn)的結(jié)果出發(fā)，通過(guò)分析系統(tǒng)的性能，簡(jiǎn)單展望了Chen-Mobius數(shù)字通信系統(tǒng)的應(yīng)用前景。 本文通過(guò)軟件仿真得到了Chen-Mobius數(shù)字通信系統(tǒng)的信噪比-錯(cuò)誤概率曲線，從理論上驗(yàn)證了該系統(tǒng)的強(qiáng)的抗干擾能力；利用FPGA完成了系統(tǒng)的硬件實(shí)現(xiàn)，從實(shí)際上驗(yàn)證了該系統(tǒng)的可實(shí)現(xiàn)性。從兩方面都可以說(shuō)明，Chen-Mobius通信系統(tǒng)雖然只是一個(gè)新的起點(diǎn)，但它卻預(yù)示著光明的應(yīng)用前景。
標(biāo)簽： ChenMobius MATLAB FPGA 數(shù)字通信系統(tǒng)
上傳時(shí)間： 2013-05-19
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LDPC(低密度奇偶校驗(yàn)碼)編碼是提高通信質(zhì)量和數(shù)據(jù)傳輸速率的關(guān)鍵技術(shù)。LDPC碼應(yīng)用于實(shí)際通信系統(tǒng)是本課題的研究重點(diǎn)。實(shí)際通信要求在LDPC碼長(zhǎng)盡量短、碼率盡量高及硬件可實(shí)現(xiàn)的前提下，結(jié)合連續(xù)相位MSK調(diào)制，滿足歸一化信噪比SNR=2dB時(shí)，系統(tǒng)誤碼率低于10-4。根據(jù)課題背景，本文主要研究基于FPGA的LDPC編碼器設(shè)計(jì)與實(shí)現(xiàn)。 LDPC碼的編碼復(fù)雜度往往與其幀長(zhǎng)的平方成正比，編碼復(fù)雜度大，成為編碼硬件實(shí)現(xiàn)的一個(gè)障礙；論文針對(duì)實(shí)際系統(tǒng)的預(yù)期指標(biāo)，通過(guò)對(duì)多種矩陣構(gòu)造算法的預(yù)選方案及影響LDPC碼性能參數(shù)仿真分析，基于1/2碼率，1024和2048兩種幀長(zhǎng)，設(shè)計(jì)了三種編碼器的備選方案，分別為直接下三角編碼器，串行準(zhǔn)循環(huán)編碼器和二階準(zhǔn)循環(huán)編碼器。 對(duì)于每種編碼器，分別設(shè)計(jì)了其整體結(jié)構(gòu)，并對(duì)每種編碼器的功能模塊進(jìn)行深入研究，設(shè)計(jì)完成后利用第3方軟件MODELSIM對(duì)編碼器進(jìn)行了時(shí)序仿真；根據(jù)時(shí)序仿真結(jié)果和綜合報(bào)告對(duì)三種編碼方案進(jìn)行比較，最終選擇串行準(zhǔn)循環(huán)編碼器作為硬件實(shí)現(xiàn)的編碼方案。 最后，在FPGA中硬件實(shí)現(xiàn)了串行準(zhǔn)循環(huán)編碼器并對(duì)其進(jìn)行測(cè)試，利用MATLAB仿真程序和串口通信工具最終驗(yàn)證了這種編碼器的正確性和硬件可實(shí)現(xiàn)性。
標(biāo)簽： LDPC FPGA 編碼器 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-08-02
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常模信號(hào)是一類非常重要的信號(hào)，而專門應(yīng)用于常模信號(hào)的常模算法[1]具有復(fù)雜度較低、實(shí)現(xiàn)起來(lái)比較簡(jiǎn)單、對(duì)陣列模型的偏差不敏感等顯著的優(yōu)點(diǎn)。因此，常模算法引起了眾多學(xué)者的廣泛關(guān)注。近年來(lái)，常模算法在多用戶檢測(cè)領(lǐng)域[2]的研究越來(lái)越受到諸多學(xué)者的關(guān)注。不僅如此，常模算法在其他領(lǐng)域也是備受矚目，如常模算法在盲均衡以及波束形成等領(lǐng)域的應(yīng)用也是目前研究的熱點(diǎn)。除此之外，常模算法已經(jīng)不僅僅局限在應(yīng)用于常模信號(hào)，也可應(yīng)用于多模信號(hào)[3]等。 本文對(duì)常模算法在多用戶檢測(cè)領(lǐng)域的應(yīng)用以及FPGA[4]實(shí)現(xiàn)作了較多的研究工作，共分六章進(jìn)行闡述。第一章為緒論，介紹了論文相關(guān)背景和本文的結(jié)構(gòu)；第二章首先對(duì)常模算法作了理論分析，并改進(jìn)了傳統(tǒng)的2-2型常模算法，我們稱之為M2-2CMA，它在誤碼率性能上有一些改善；之后在MATLAB平臺(tái)上搭建了仿真平臺(tái)，分析了常模算法在多用戶檢測(cè)中的應(yīng)用；第三章研究了相關(guān)文獻(xiàn)，簡(jiǎn)單介紹了FPGA概念及其設(shè)計(jì)流程和設(shè)計(jì)方法，并對(duì)VerilogHDL以及Quartus軟件做了簡(jiǎn)要介紹；第四章則詳細(xì)介紹了常模算法的FPGA實(shí)現(xiàn)，用一種基于統(tǒng)計(jì)數(shù)據(jù)的方法確定了數(shù)據(jù)位長(zhǎng)及精度，提出了其實(shí)現(xiàn)的系統(tǒng)框圖，并詳細(xì)闡述了各主要模塊的設(shè)計(jì)與實(shí)現(xiàn)，同時(shí)給出了最后的報(bào)告文件以及最高數(shù)據(jù)處理速度；第五章則在MATLAB平臺(tái)和QuartuslI的基礎(chǔ)上搭建了一個(gè)仿真平臺(tái)，借助于平臺(tái)分析了2-2型常模算法移植到FPGA平臺(tái)后的性能，對(duì)不同的精度對(duì)系統(tǒng)性能的影響做了討論，也統(tǒng)計(jì)了不同信噪比、多址干擾下的誤碼率性能。最后一章是對(duì)全文的總結(jié)和對(duì)未來(lái)的展望。
上傳時(shí)間： 2013-06-23
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低密度校驗(yàn)碼（LDPC，Low Density Parity Check Code）是一種性能接近香農(nóng)極限的信道編碼，已被廣泛地采用到各種無(wú)線通信領(lǐng)域標(biāo)準(zhǔn)中，包括我國(guó)的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來(lái)4G通信系統(tǒng)中的核心技術(shù)之一。 當(dāng)今LDPC碼構(gòu)造的主流方向有兩個(gè)，分別是結(jié)合準(zhǔn)循環(huán)（QC，Quasi Cyclic）移位結(jié)構(gòu)的單次擴(kuò)展構(gòu)造和類似重復(fù)累積（RA，Repeat Accumulate）碼構(gòu)造。相應(yīng)地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實(shí)現(xiàn)簡(jiǎn)單，但是吞吐量不高，且不容易構(gòu)造高性能的好碼。 本文在研究了上述幾種碼構(gòu)造和編碼算法之后，結(jié)合編譯碼器綜合實(shí)現(xiàn)的復(fù)雜度考慮，提出了一種切實(shí)可行的基于二次擴(kuò)展（Dex，Duplex Expansion）的QC-LDPC碼構(gòu)造方法，以實(shí)現(xiàn)高吞吐量的LDPC碼收發(fā)端；并且充分利用該類碼校驗(yàn)矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點(diǎn)，結(jié)合RU算法，提出了一種新編碼器的設(shè)計(jì)方案。 基于二次擴(kuò)展的QC-LDPC碼構(gòu)造方法，是通過(guò)對(duì)母矩陣先后進(jìn)行亂序擴(kuò)展（Pex，Permutation Expansion）和循環(huán)移位擴(kuò)展（CSEx，Cyclic Shift Expansion）實(shí)現(xiàn)的。在此基礎(chǔ)上，為了實(shí)現(xiàn)可變碼長(zhǎng)、可變碼率，一般編譯碼器需同時(shí)支持多個(gè)亂序擴(kuò)展和循環(huán)移位擴(kuò)展的擴(kuò)展因子。本文所述二次擴(kuò)展構(gòu)造方法的特點(diǎn)在于，固定循環(huán)移位擴(kuò)展的擴(kuò)展因子大小不變，支持多個(gè)亂序擴(kuò)展的擴(kuò)展因子，使得譯碼器結(jié)構(gòu)得以精簡(jiǎn)；構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu)，便于硬件實(shí)現(xiàn)；（偽）隨機(jī)生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能，是對(duì)硬件實(shí)現(xiàn)和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復(fù)用，使得實(shí)現(xiàn)復(fù)雜度近似與碼長(zhǎng)成正比。考慮到吞吐量的要求，新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換（FS，F(xiàn)orward Substitution）模塊，同時(shí)簡(jiǎn)化了流水線結(jié)構(gòu)，由原先RU算法的6級(jí)降低為4級(jí)；為了縮短編碼延時(shí)，設(shè)計(jì)時(shí)安排每一級(jí)流水線計(jì)算所需的時(shí)鐘數(shù)大致相同。 這種碼字構(gòu)造和編碼聯(lián)合設(shè)計(jì)方案具有以下優(yōu)勢(shì)：相比RU算法，新方案對(duì)可變碼長(zhǎng)、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節(jié)省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗(yàn)證。 通過(guò)在實(shí)驗(yàn)板上實(shí)測(cè)表明，上述基于二次擴(kuò)展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端，在實(shí)際應(yīng)用中具有很高的價(jià)值。 目前，LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法，及其對(duì)應(yīng)的編碼算法，也必將成為信道編碼理論未來(lái)的研究重點(diǎn)。
上傳時(shí)間： 2013-07-26
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現(xiàn)場(chǎng)可編程門陣列(FPGA)是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,它結(jié)合了微電子技術(shù)、電路技術(shù)和EDA(Electronics Design Automation)技術(shù)。隨著它的廣泛應(yīng)用和快速發(fā)展,使設(shè)計(jì)電路的規(guī)模和集成度不斷提高,同時(shí)也帶來(lái)了電子系統(tǒng)設(shè)計(jì)方法和設(shè)計(jì)思想的不斷推陳出新。 隨著數(shù)字電子技術(shù)的發(fā)展,數(shù)字信號(hào)處理的理論和技術(shù)廣泛的應(yīng)用于通訊、語(yǔ)音處理、計(jì)算機(jī)和多媒體等領(lǐng)域。離散傅立葉變換(DFT)作為數(shù)字信號(hào)處理中的基本運(yùn)算,發(fā)揮著重要作用。而快速傅里葉變換(FFT)算法的提出,使離散傅里葉變換的運(yùn)算量減小了幾個(gè)數(shù)量級(jí),使得數(shù)字信號(hào)處理的實(shí)現(xiàn)變得更加容易。FFT已經(jīng)成為現(xiàn)代數(shù)字信號(hào)處理的核心技術(shù)之一,因此對(duì)FFT算法及其實(shí)現(xiàn)方法的研究具有很強(qiáng)的理論和現(xiàn)實(shí)意義。 本文主要研究如何利用FPGA實(shí)現(xiàn)FFT算法,研制具有自主知識(shí)產(chǎn)權(quán)的FFT信號(hào)處理器。該設(shè)計(jì)采用高效基-16算法實(shí)現(xiàn)了一種4096點(diǎn)FFT復(fù)數(shù)浮點(diǎn)運(yùn)算處理器,其蝶形處理單元的基-16運(yùn)算核采用兩級(jí)改進(jìn)的基-4算法級(jí)聯(lián)實(shí)現(xiàn),僅用8個(gè)實(shí)數(shù)乘法器就可實(shí)現(xiàn)基-16蝶形單元所需的8次復(fù)數(shù)乘法運(yùn)算,在保持處理速度的優(yōu)勢(shì)下,比傳統(tǒng)的基-16算法節(jié)省了75％的乘法器邏輯資源。 在重點(diǎn)研究處理器蝶形單元設(shè)計(jì)的基礎(chǔ)上,本文完成了整個(gè)FFT處理器電路的FPGA設(shè)計(jì)。首先基于對(duì)處理器功能和特點(diǎn)的分析,研究了FFT算法的選取和優(yōu)化,并完成了處理器體系結(jié)構(gòu)的設(shè)計(jì)；在此基礎(chǔ)上,以提高處理器處理速度和減小硬件資源消耗為重點(diǎn)研究了具體的實(shí)現(xiàn)方案,完成了1.2萬(wàn)行RTL代碼編程,并在XILINX公司提供的ISE 9.1i集成開(kāi)發(fā)環(huán)境中實(shí)現(xiàn)了處理器各個(gè)模塊的RTL設(shè)計(jì)：隨后,以XILINX Spartan-3系列FPGA芯片xc3S1000為硬件平臺(tái),完成了整個(gè)FFT處理器的電路設(shè)計(jì)實(shí)現(xiàn)。 經(jīng)過(guò)仿真驗(yàn)證,本文所設(shè)計(jì)的FFT處理器芯片運(yùn)行速度達(dá)到了100MHz,占用的FPGA門數(shù)為552806,電路的信噪比可以達(dá)到50dB以上,達(dá)到了高速高性能的設(shè)計(jì)要求。
標(biāo)簽： FPGA FFT 信號(hào)處理器
上傳時(shí)間： 2013-04-24
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擴(kuò)展頻譜通信技術(shù),它的突出優(yōu)點(diǎn)是保密性好,抗干擾性強(qiáng).隨著通信系統(tǒng)與現(xiàn)代計(jì)算機(jī)軟、硬件技術(shù)與微電子技術(shù)發(fā)展,越來(lái)越多的通信系統(tǒng)構(gòu)建于這種技術(shù)之上.在實(shí)際擴(kuò)頻通信系統(tǒng)工程中,用得比較普遍的是直擴(kuò)方式和跳頻方式,它們的不同在于直擴(kuò)是采取隱藏的方式對(duì)抗干擾,而跳頻采取躲避的方式. 西方國(guó)家早在20世紀(jì)50年代就開(kāi)始對(duì)跳頻通信進(jìn)行研究,在上個(gè)世紀(jì)末的幾次局部戰(zhàn)爭(zhēng)中,跳頻電臺(tái)得到了普遍的應(yīng)用.跳頻通信的發(fā)展促進(jìn)了其對(duì)抗技術(shù)的發(fā)展,目前,世界主要幾個(gè)軍事先進(jìn)的國(guó)家,已經(jīng)研究出高性能的跳頻通信對(duì)抗設(shè)備,國(guó)內(nèi)這方面的發(fā)展相對(duì)國(guó)外差距比較大. 未來(lái)戰(zhàn)爭(zhēng)是科學(xué)技術(shù)的斗爭(zhēng),研究跳頻通信對(duì)抗勢(shì)在必行.基于這種目的,本文研究和設(shè)計(jì)了跳頻檢測(cè)的FPGA實(shí)現(xiàn),利用基于時(shí)頻分析的處理方法,完成了跳頻信號(hào)檢測(cè)的FPGA實(shí)現(xiàn),通過(guò)測(cè)試,表明系統(tǒng)達(dá)到了設(shè)計(jì)要求,可以滿足實(shí)際的需要.主要內(nèi)容包括: 1.概述了跳頻檢測(cè)接收研究的發(fā)展動(dòng)態(tài),闡述了擴(kuò)展頻譜通信及短時(shí)傅立葉變換的原理. 2.分析了基于快速傅立葉變換(FFT)處理跳頻信號(hào),檢測(cè)跳頻的可行性,利用FFT檢測(cè)頻譜的原理,合理使用頻譜采樣策略,做到了增加頻譜利用率,提高了檢測(cè)概率和分析信噪比；利用抽取內(nèi)插技術(shù)完成數(shù)據(jù)速率的轉(zhuǎn)換,使其滿足后續(xù)信號(hào)的處理要求；利用同相和正交的DDC實(shí)現(xiàn)結(jié)構(gòu),完成對(duì)跳頻信號(hào)的解跳. 3.設(shè)計(jì)完成了跳頻信號(hào)檢測(cè)與接收系統(tǒng)的FPGA實(shí)現(xiàn),其主要包括:數(shù)據(jù)速率變換的實(shí)現(xiàn),FIR低通濾波器的實(shí)現(xiàn),快速傅立葉變換(FFT)的實(shí)現(xiàn),下變頻的實(shí)現(xiàn)等.在濾波器的實(shí)現(xiàn)中,提出了兩種設(shè)計(jì)方法:基于常系數(shù)乘法器和分布式算法濾波器,分析了上述兩種方法的優(yōu)缺點(diǎn),選擇用分布式算法實(shí)現(xiàn)設(shè)計(jì)中的低通濾波器；在快速傅立葉變換實(shí)現(xiàn)中,分析了基2和基4的算法結(jié)構(gòu),并分別實(shí)現(xiàn)了基2和基4的算法,滿足了不同場(chǎng)合對(duì)處理器的要求.在下變頻的設(shè)計(jì)中,使用濾波器的多相結(jié)構(gòu)完成抽取的實(shí)現(xiàn),并使用低通濾波器使信號(hào)帶寬滿足指標(biāo)的要求.此外,設(shè)計(jì)中還包括雙端口RAM的實(shí)現(xiàn),比較模塊的實(shí)現(xiàn)、數(shù)據(jù)緩存模塊和串并轉(zhuǎn)換模塊的實(shí)現(xiàn). 4.介紹了實(shí)現(xiàn)系統(tǒng)的硬件平臺(tái).
標(biāo)簽： 跳頻信號(hào) 檢測(cè) 接收系統(tǒng)
上傳時(shí)間： 2013-04-24
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自適應(yīng)濾波器是智能天線技術(shù)中核心部分-自適應(yīng)波束成形器的關(guān)鍵技術(shù)，算法的高效穩(wěn)定性及硬件時(shí)鐘速率的快慢是判斷波束成形器性能優(yōu)劣的主要標(biāo)準(zhǔn)。 首先選取工程領(lǐng)域最常用的自適應(yīng)橫向LMS濾波算法作為研究對(duì)象，提出了利用最小均方誤差意義下自適應(yīng)濾波器的輸出信號(hào)與主通道噪聲信號(hào)的等效關(guān)系，得到濾波器最佳自適應(yīng)參數(shù)的方法。并分析了在平穩(wěn)和非平穩(wěn)環(huán)境噪聲下，濾波器的收斂速度、權(quán)系數(shù)穩(wěn)定性、跟蹤輸入信號(hào)的能力和信噪比的改善等特性。 在分析梯度自適應(yīng)格型算法的基礎(chǔ)上，提出利用最佳反射系數(shù)的收斂性和穩(wěn)定性，得到了梯度自適應(yīng)格型濾波器的定步長(zhǎng)改進(jìn)方法；并以改進(jìn)的梯度自適應(yīng)格型和線性組合器組成梯度自適應(yīng)格型聯(lián)合處理算法，在同樣環(huán)境噪聲下，相比自適應(yīng)橫向LMS算法，其各項(xiàng)性能指標(biāo)都得到了極大地改善，而且有利于節(jié)省硬件資源。 設(shè)計(jì)了自適應(yīng)橫向LMS濾波器和梯度自適應(yīng)格型聯(lián)合處理濾波器的電路模型，并用馳豫超前技術(shù)對(duì)兩類濾波器進(jìn)行了流水線優(yōu)化。利用Altera公司的CycloneⅡ系列EP2C5T144C6芯片和多種EDA工具，完成了濾波器的FPGA硬件設(shè)計(jì)與仿真實(shí)現(xiàn)。并以FPGA實(shí)現(xiàn)的3節(jié)梯度自適應(yīng)格型聯(lián)合處理器為核心，設(shè)計(jì)了一種TD-SCDMA系統(tǒng)的自適應(yīng)波束成形器，分析表明可以很好地利用系統(tǒng)提供的參考信號(hào)對(duì)下行波束進(jìn)行自適應(yīng)成形。
標(biāo)簽： FPGA 自適應(yīng)濾波器 算法設(shè)計(jì)
上傳時(shí)間： 2013-07-16
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人體血液成份的無(wú)創(chuàng)檢測(cè)是生物醫(yī)學(xué)領(lǐng)域尚未攻克的前沿課題之一，動(dòng)態(tài)光譜法在理論上克服了其它檢測(cè)方法難以逾越的障礙——個(gè)體差異和測(cè)量條件對(duì)檢測(cè)結(jié)果的影響。實(shí)現(xiàn)動(dòng)態(tài)光譜檢測(cè)，其關(guān)鍵在于采集多波長(zhǎng)的光電容積脈搏波信號(hào)，并對(duì)其進(jìn)行處理。針對(duì)動(dòng)態(tài)光譜檢測(cè)中信號(hào)微弱、信噪比低、處理數(shù)據(jù)量大的特點(diǎn)，本文設(shè)計(jì)了基于FPGA和面陣CCD攝像頭的動(dòng)態(tài)光譜數(shù)據(jù)采集與預(yù)處理系統(tǒng)，提高檢測(cè)精度，采集出滿足動(dòng)態(tài)光譜信號(hào)提取要求的光電脈搏波；并對(duì)動(dòng)態(tài)光譜頻域提取法的核心算法FFT的FPGA實(shí)現(xiàn)進(jìn)行研究。 課題提出用高靈敏度的面陣CCD攝像頭替代常規(guī)光柵光譜儀中的光電接收器，實(shí)現(xiàn)對(duì)多波長(zhǎng)的光電容積脈搏波的檢測(cè)。結(jié)合面陣CCD的二維圖像特點(diǎn)，采用信號(hào)累加法去除噪聲，提高信號(hào)的信噪比。 創(chuàng)新性的提出一種不同于以往的信號(hào)累加方法——將處于同一行的視頻信號(hào)在采樣過(guò)程中直接累加，然后再進(jìn)行傳輸和存儲(chǔ)。不同于幀累加和異行累加，這種同行累加方式不但大大的提高了信號(hào)的信噪比，同時(shí)減小了數(shù)據(jù)的傳輸速度和傳輸量，降低了對(duì)存儲(chǔ)器容量的要求，改善了動(dòng)態(tài)光譜信號(hào)檢測(cè)系統(tǒng)的性能。 針對(duì)面陣CCD攝像頭輸出的復(fù)合視頻信號(hào)的特點(diǎn)，設(shè)計(jì)視頻信號(hào)解調(diào)電路，得到高速、高精度的數(shù)字視頻信號(hào)和準(zhǔn)確的視頻同步信號(hào)，用于后續(xù)的視頻信號(hào)采集與處理。 根據(jù)動(dòng)態(tài)光譜信號(hào)檢測(cè)和視頻信號(hào)采集的要求，選擇可編程邏輯器件FPGA作為硬件平臺(tái)，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA和面陣CCD攝像頭的光電脈搏波采集與預(yù)處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)了視頻信號(hào)的精確定位，通過(guò)光譜信號(hào)的高速同行累加，實(shí)現(xiàn)了光電脈搏波信號(hào)的高精度檢測(cè)。系統(tǒng)采用基于FPGA的Nios II嵌入式處理器系統(tǒng)，通過(guò)對(duì)其應(yīng)用程序的開(kāi)發(fā)，可靠的實(shí)現(xiàn)了數(shù)據(jù)的采集、傳輸和存儲(chǔ)，提高了系統(tǒng)的集成度，降低了開(kāi)發(fā)成本。 為實(shí)現(xiàn)動(dòng)態(tài)光譜信號(hào)的頻域提取，研究了基于FPGA的FFT實(shí)現(xiàn)方案，對(duì)各關(guān)鍵模塊進(jìn)行設(shè)計(jì)，為動(dòng)態(tài)光譜信號(hào)的進(jìn)一步處理打下良好的基礎(chǔ)。 最后，通過(guò)實(shí)驗(yàn)證明了系統(tǒng)數(shù)據(jù)采集的正確性和信號(hào)預(yù)處理的可行性，得到了符合動(dòng)態(tài)光譜信號(hào)提取要求的脈搏波信號(hào)。
標(biāo)簽： 動(dòng)態(tài) 光譜數(shù)據(jù)采集 預(yù)處理
上傳時(shí)間： 2013-04-24
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激光光譜探測(cè)是激光偵查、激光告警、污染物檢測(cè)等領(lǐng)域中采用的重要技術(shù)。通過(guò)對(duì)來(lái)襲激光的光譜特征進(jìn)行識(shí)別，可以為光電對(duì)抗提供依據(jù)。本文在分析和研究現(xiàn)有激光光譜探測(cè)技術(shù)的基礎(chǔ)上，提出了通過(guò)非掃描M-Z干涉法來(lái)獲取激光信號(hào)的相干圖，并對(duì)該圖進(jìn)行快速傅立葉變換，從而實(shí)時(shí)獲得激光光譜的技術(shù)。 在研究中，由M-Z干涉具形成的激光干涉條紋經(jīng)CCD相機(jī)轉(zhuǎn)換后以時(shí)間序列依次輸出電信號(hào)，該時(shí)間序列的快速傅立葉變換用FPGA實(shí)現(xiàn)。論文依據(jù)告警系統(tǒng)響應(yīng)時(shí)間和信噪比的要求，確定了探測(cè)器陣列的結(jié)構(gòu)類型和有關(guān)參數(shù)；設(shè)計(jì)了CCD相機(jī)和FPGA的接口電路；編寫(xiě)了數(shù)據(jù)傳輸和存儲(chǔ)模塊。 在快速傅立葉變換的實(shí)現(xiàn)上，首先確定了采用基2按時(shí)間抽取的方法作為實(shí)現(xiàn)算法；應(yīng)用型號(hào)為XC3S400的FPGA芯片，依靠ISE8.1軟件開(kāi)發(fā)平臺(tái)，用硬件語(yǔ)言編寫(xiě)了精度為10位，序列長(zhǎng)度為512點(diǎn)的快速傅里葉變換程序，并將所有程序成功下載到FPGA的配置芯片中。 此外，論文還設(shè)計(jì)了顯示、電壓轉(zhuǎn)換、FPGA配置電路。最后，對(duì)設(shè)計(jì)的快速傅里葉變換模塊進(jìn)行了測(cè)試，將FPGA運(yùn)算結(jié)果與理論計(jì)算結(jié)果進(jìn)行了比較，結(jié)果表明FPGA計(jì)算結(jié)果達(dá)到應(yīng)有的精度，運(yùn)行速度可以滿足激光光譜的實(shí)時(shí)探測(cè)要求。
標(biāo)簽： 激光 光譜 探測(cè) 快速傅里葉變換
上傳時(shí)間： 2013-08-04
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由于其很強(qiáng)的糾錯(cuò)性能和適合硬件實(shí)現(xiàn)的編譯碼算法，卷積編碼和軟判決維特比譯碼目前已經(jīng)廣泛應(yīng)用于衛(wèi)星通信系統(tǒng)。然而隨著航天事業(yè)的發(fā)展，衛(wèi)星有效載荷種類的增多和分辨率的不斷提高，信息量越來(lái)越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問(wèn)題。本論文結(jié)合在研項(xiàng)目，在編譯碼算法、編譯碼器的設(shè)計(jì)與實(shí)現(xiàn)、編譯碼器性能提高三個(gè)方面對(duì)卷積編碼和維特比譯碼進(jìn)行了深入研究，并進(jìn)一步介紹了使用VHDL語(yǔ)言和原理圖混合輸入的方式，實(shí)現(xiàn)一種(7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細(xì)過(guò)程；然后將設(shè)計(jì)下載到XILINX的Virtex2 FPGA內(nèi)部進(jìn)行功能和時(shí)序確認(rèn)，最終在整個(gè)數(shù)據(jù)傳輸系統(tǒng)中測(cè)試其性能。本文所實(shí)現(xiàn)的維特比譯碼器速率達(dá)160Mbps，遠(yuǎn)遠(yuǎn)高于目前國(guó)內(nèi)此領(lǐng)域內(nèi)的相關(guān)產(chǎn)品速率。 首先，論文具體介紹了卷積編碼和維特比譯碼的算法，研究卷積碼的各種參數(shù)(約束長(zhǎng)度、生成多項(xiàng)式、碼率以及增信刪余等)對(duì)其譯碼性能的影響；針對(duì)項(xiàng)目需求，確定卷積編碼器的約束長(zhǎng)度、生成多項(xiàng)式格式、碼率和相應(yīng)的維特比譯碼器的回歸長(zhǎng)度。 其次，論文介紹了編解碼器的軟、硬件設(shè)計(jì)和調(diào)試一根據(jù)已知條件，使用VHDL語(yǔ)言和原理圖混合輸入的方式設(shè)計(jì)卷積編碼和維特比譯碼的源代碼和原理圖，分別采用功能和電路級(jí)仿真，確定卷積編碼和維特比譯碼分別需要占用的資源，考慮卷積編碼器和維特比譯碼器的具體設(shè)計(jì)問(wèn)題，包括編譯碼的基本結(jié)構(gòu)，各個(gè)模塊的功能及實(shí)現(xiàn)策略，編譯碼器的時(shí)序、邏輯綜合等；根據(jù)軟件仿真結(jié)果，分別確定卷積編碼器和維特比譯碼器的接口、所需的FPGA器件選型和進(jìn)行各自的印制板設(shè)計(jì)。利用卷積碼本身的特點(diǎn)，結(jié)合FPGA內(nèi)部結(jié)構(gòu)，采用并行卷積編碼和譯碼運(yùn)算，設(shè)計(jì)出高速編譯碼器；對(duì)軟、硬件分別進(jìn)行驗(yàn)證和調(diào)試，并將驗(yàn)證后的軟件下載到FPGA進(jìn)行電路級(jí)調(diào)試。 最后，論文討論了卷積編碼和維特比譯碼的性能：利用已有的測(cè)試設(shè)備在整個(gè)數(shù)據(jù)傳輸系統(tǒng)中測(cè)試其性能(與沒(méi)有采用糾錯(cuò)編碼的數(shù)傳系統(tǒng)進(jìn)行比對(duì))；在信道中加入高斯白噪聲，模擬高斯信道，進(jìn)行誤碼率和信噪比測(cè)試。
上傳時(shí)間： 2013-04-24
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