本文介紹了利用EDA技術(shù)設(shè)計出與MCS-51系列微處理器指令集完全兼容的8位嵌入式微處理器芯片的IP核,并經(jīng)過驗證獲得了滿意的效果。
標(biāo)簽： EDA 單片機(jī) IP核
上傳時間： 2013-11-14
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引導(dǎo)程序的開發(fā)是系統(tǒng)芯片設(shè)計的重要組成部分。針對基于8051核的某控制系統(tǒng)芯片的具體要求，提出了一種系統(tǒng)芯片引導(dǎo)程序的設(shè)計策略。該策略思路是：當(dāng)系統(tǒng)上電復(fù)位后,開始執(zhí)行固化在系統(tǒng)芯片中的引導(dǎo)程序，并加載存儲于片外串行接口Flash的用戶程序到片內(nèi)SRAM中；加載完成后，程序無條件跳到SRAM中執(zhí)行用戶程序。在分析該系統(tǒng)芯片組成的基礎(chǔ)上，重點闡述了引導(dǎo)程序開發(fā)面臨的問題、解決的思路、引導(dǎo)程序的具體實現(xiàn)及開發(fā)編譯環(huán)境的配置。該方案對其它系統(tǒng)芯片引導(dǎo)程序的設(shè)計具有一定的參考價值。
標(biāo)簽： 8051 SoC 引導(dǎo)程序
上傳時間： 2013-11-23
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用VHDL語言進(jìn)行MCS－51兼容單片機(jī)ip核開發(fā)
標(biāo)簽： VHDL MCS 51兼容 語言
上傳時間： 2013-10-28
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QuartusII中利用免費(fèi)IP核的設(shè)計 作者：雷達(dá)室 以設(shè)計雙端口RAM為例說明。 Step1：打開QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對話框，點擊Next；
標(biāo)簽： Quartus RAM IP核 雙端口
上傳時間： 2014-12-28
上傳用戶：fghygef
基于FPGA的GPIB接口IP核的研究與設(shè)計
標(biāo)簽： FPGA GPIB 接口 IP核
上傳時間： 2013-11-04
上傳用戶：bensonlly
ISE新建工程及使用IP核步驟詳解
標(biāo)簽： ISE IP核 工程
上傳時間： 2013-11-18
上傳用戶：peterli123456
ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項
標(biāo)簽： ISE_IP DDR ip 教程
上傳時間： 2013-11-11
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NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應(yīng)高速運(yùn)動圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計，使用verilog HDL語言完成該接口設(shè)計，最后通過QuartusII軟件，給出了實驗仿真結(jié)果。
標(biāo)簽： NiosII 軟核處理器 步進(jìn)電機(jī) 接口設(shè)計
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以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計方案
上傳時間： 2013-11-06
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針對實際應(yīng)用中電子戰(zhàn)設(shè)備對雷達(dá)信號分選的實時性要求，在分析了序列差直方圖算法和多核DSP任務(wù)并行模式的基礎(chǔ)上，設(shè)計了基于TMS320C6678的八核DSP雷達(dá)信號分選電路，對密集的雷達(dá)信號進(jìn)行分選。實驗結(jié)果表明：該電路可對常規(guī)雷達(dá)信號實現(xiàn)快速分選，并且分選效果良好，系統(tǒng)可靠性高。
標(biāo)簽： SDIF DSP 多核 雷達(dá)信號分選
上傳時間： 2013-10-16
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