基于Quartus II的十進(jìn)制加法計(jì)數(shù)器的項(xiàng)目設(shè)計(jì)，包含了項(xiàng)目文件和VHDL源代碼
資源簡介：基于Quartus II的十進(jìn)制加法計(jì)數(shù)器的項(xiàng)目設(shè)計(jì)，包含了項(xiàng)目文件和VHDL源代碼
上傳時(shí)間： 2014-01-24
上傳用戶：亞亞娟娟123
資源簡介：帶有異步復(fù)位和同步時(shí)鐘的十進(jìn)制加法計(jì)數(shù)器
上傳時(shí)間： 2014-12-02
上傳用戶：黃華強(qiáng)
資源簡介：基于Quartus II 5.0編寫的正弦波發(fā)生器，可控頻率，用vhdl編寫的
上傳時(shí)間： 2014-01-17
上傳用戶：hjshhyy
資源簡介：基于Quartus II軟件 用verilog語言描述的74ls191
上傳時(shí)間： 2017-04-29
上傳用戶：epson850
資源簡介：基于Quartus II軟件 用verilog 語言描述的38譯碼器
上傳時(shí)間： 2013-12-01
上傳用戶：wweqas
資源簡介：基于Quartus II軟件 用verilog 語言描述的一個(gè)秒表
上傳時(shí)間： 2014-01-08
上傳用戶：wpwpwlxwlx
資源簡介：基于Quartus II軟件 用verilog 語言描述的精簡指令CPU
上傳時(shí)間： 2017-04-29
上傳用戶：gyq
資源簡介：基于Quartus II的數(shù)控分頻器的項(xiàng)目設(shè)計(jì)，實(shí)現(xiàn)對時(shí)鐘信號的任意進(jìn)制分頻，包含了項(xiàng)目文件和VHDL源代碼
上傳時(shí)間： 2017-07-18
上傳用戶：yangbo69
資源簡介：基于Quartus II的8位十六進(jìn)制頻率計(jì)的項(xiàng)目設(shè)計(jì)，包含了項(xiàng)目文件和VHDL源代碼
上傳時(shí)間： 2014-11-11
上傳用戶：xuanchangri
資源簡介： 本資料是關(guān)于基于Quartus II FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例（VHDL源代碼文件），需要的可以自己下載。
上傳時(shí)間： 2013-10-13
上傳用戶：caiiicc
資源簡介： 本資料是關(guān)于基于Quartus II FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例（VHDL源代碼文件），需要的可以自己下載。
上傳時(shí)間： 2013-11-12
上傳用戶：VRMMO
資源簡介：Quartus II中文用戶教程(英文版的完全翻譯）,和一切愛好可編程器件的同仁共勉之
上傳時(shí)間： 2015-04-30
上傳用戶：JIUSHICHEN
資源簡介：Quartus II 配置視頻教程,針對的讀者是 Quartus II 軟件的初學(xué)者
上傳時(shí)間： 2014-01-01
上傳用戶：TF2015
資源簡介：Quartus II 5.0下寫的一個(gè)單總線架構(gòu)的CPU設(shè)計(jì)，包括控制器、運(yùn)算器、譯碼電路等。模擬的時(shí)鐘脈沖也給出。已經(jīng)通過Quartus II 5.0運(yùn)行。可以給需要設(shè)計(jì)總線架構(gòu)CPU的同學(xué)一點(diǎn)參考。
上傳時(shí)間： 2013-12-10
上傳用戶：familiarsmile
資源簡介：用整數(shù)形式實(shí)現(xiàn)四位加法計(jì)數(shù)器的一個(gè)源程序
上傳時(shí)間： 2013-12-13
上傳用戶：diets
資源簡介：這是基于UCOS-II嵌入式實(shí)時(shí)操作系統(tǒng)開發(fā)的腦中報(bào)警程序代碼，已經(jīng)通過在開發(fā)板上的測試
上傳時(shí)間： 2014-01-22
上傳用戶：bibirnovis
資源簡介：一個(gè)8位的十進(jìn)制頻率計(jì)數(shù)器,功能經(jīng)過測試.
上傳時(shí)間： 2016-12-01
上傳用戶：BIBI
資源簡介：用VHDL 設(shè)計(jì)的單時(shí)鐘同步十進(jìn)制可逆計(jì)數(shù)器的設(shè)計(jì)
上傳時(shí)間： 2017-05-13
上傳用戶：gundamwzc
資源簡介：十進(jìn)制加法計(jì)數(shù)器，是通過時(shí)鐘脈沖來，在四個(gè)設(shè)置輸入端設(shè)初始值，在輸出端設(shè)每到一定的值時(shí)就會(huì)輸出一個(gè)高電平
上傳時(shí)間： 2017-07-18
上傳用戶：com1com2
資源簡介：十進(jìn)制加法計(jì)數(shù)器.VHDL程序,可在Quratus 2中運(yùn)行
上傳時(shí)間： 2015-12-03
上傳用戶：nanxia
資源簡介：8515的定時(shí)器/計(jì)數(shù)器的定時(shí)、計(jì)數(shù)、比較輸出、PWM功能全驗(yàn)證源程序
上傳時(shí)間： 2016-02-10
上傳用戶：sdq_123
資源簡介：定時(shí)器中斷服務(wù)程序的安裝及計(jì)數(shù)器的生成，移植性極強(qiáng)，可以被廣泛采用！
上傳時(shí)間： 2016-06-01
上傳用戶：小碼農(nóng)lz
資源簡介：帶使能､ 異步復(fù)位端的十二進(jìn)制計(jì)數(shù)器的 設(shè)計(jì)的一個(gè)例子
上傳時(shí)間： 2016-06-20
上傳用戶：gmh1314
資源簡介：利用單片機(jī)的定時(shí)器/計(jì)數(shù)器的定時(shí)和計(jì)數(shù)，用 LED數(shù)碼顯示計(jì)時(shí)的時(shí)間，某鍵按下去時(shí) 再按一下停止計(jì)時(shí) 另一鍵按下去時(shí)間清零。源程序+電路圖。
上傳時(shí)間： 2014-01-11
上傳用戶：yxgi5
資源簡介：vhdl 十進(jìn)制加法計(jì)數(shù)器設(shè)計(jì) 已經(jīng)調(diào)試成功
上傳時(shí)間： 2014-01-01
上傳用戶：sy_jiadeyi
資源簡介：用74LS74雙D觸發(fā)器構(gòu)成的異步二進(jìn)制加法計(jì)數(shù)器的Multisim仿真。
上傳時(shí)間： 2016-07-27
上傳用戶：dazzle
資源簡介：以89S52單片機(jī)和EP1C6Q240C8型FPGA為控制核心的多功能計(jì)數(shù)器，是由峰值檢波、A/D轉(zhuǎn)換、程控放大、比較整形、移相網(wǎng)絡(luò)部分組成,可實(shí)現(xiàn)測量正弦信號的頻率、周期和相位差的功能。多功能計(jì)數(shù)器采用等精度的測量方法，可實(shí)現(xiàn)頻率為1Hz～10MHz、幅度為0.01～5Vrms...
上傳時(shí)間： 2013-11-15
上傳用戶：gy592333
資源簡介：在FPGA平臺上實(shí)現(xiàn)了一種溫度模糊控制器，首先對模糊控制系統(tǒng)的思想和工作原理進(jìn)行了分析，然后使用Quartus ii和modelsim對整個(gè)系統(tǒng)進(jìn)行設(shè)計(jì)和仿真，最后在FPGA中實(shí)現(xiàn)。結(jié)果表明，該模糊控制系統(tǒng)設(shè)計(jì)可行，并可應(yīng)用到工業(yè)控制中。
上傳時(shí)間： 2014-12-28
上傳用戶：kernor
資源簡介：在FPGA平臺上實(shí)現(xiàn)了一種溫度模糊控制器，首先對模糊控制系統(tǒng)的思想和工作原理進(jìn)行了分析，然后使用Quartus ii和modelsim對整個(gè)系統(tǒng)進(jìn)行設(shè)計(jì)和仿真，最后在FPGA中實(shí)現(xiàn)。結(jié)果表明，該模糊控制系統(tǒng)設(shè)計(jì)可行，并可應(yīng)用到工業(yè)控制中。
上傳時(shí)間： 2013-10-18
上傳用戶：zhouli
資源簡介：altera推出的基于它們fpga和cpld的構(gòu)建嵌入式系統(tǒng)的新技術(shù)sopc的介紹。其集成在Quartus II中
上傳時(shí)間： 2013-11-26
上傳用戶：古谷仁美
