用verilog編寫的搶答器，當(dāng)主持人宣布“開始比賽”，系統(tǒng)初始化，選手進(jìn)入“搶答狀態(tài)”。當(dāng)某一選手首先按下?lián)尨痖_關(guān)時(shí)，相應(yīng)的指示燈亮，此時(shí)搶答器不再接受其他輸入信號(hào)。電路具有累計(jì)分控制（分別用４個(gè)４位選手的積分——十六進(jìn)制數(shù)），由主持人控制“加分”。“加分”加分完畢，開始下一輪搶答。電路還可以設(shè)有回答問(wèn)題時(shí)間控制。
資源簡(jiǎn)介：用verilog編寫的搶答器程序。由硬件思維編寫，由一個(gè)多路開關(guān)和一個(gè)觸發(fā)器構(gòu)成，比起c，簡(jiǎn)單并且穩(wěn)定。
上傳時(shí)間： 2014-11-12
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資源簡(jiǎn)介：用verilog編寫的搶答器，當(dāng)主持人宣布“開始比賽”，系統(tǒng)初始化，選手進(jìn)入“搶答狀態(tài)”。當(dāng)某一選手首先按下?lián)尨痖_關(guān)時(shí)，相應(yīng)的指示燈亮，此時(shí)搶答器不再接受其他輸入信號(hào)。電路具有累計(jì)分控制（分別用４個(gè)４位選手的積分——十六進(jìn)制數(shù)），由主持人控制“加...
上傳時(shí)間： 2014-01-16
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資源簡(jiǎn)介：用verilog編寫的搶答器實(shí)驗(yàn)設(shè)計(jì)，適合新手學(xué)習(xí)參考
上傳時(shí)間： 2022-04-26
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資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的搶答器程序,在Quartus II上編譯通過(guò)并成功運(yùn)行
上傳時(shí)間： 2014-01-14
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資源簡(jiǎn)介：用匯編語(yǔ)言編寫的搶答器的畢業(yè)設(shè)計(jì) 希望對(duì)大家有用
上傳時(shí)間： 2016-05-27
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資源簡(jiǎn)介：用verilog編寫的bch譯碼器，包括測(cè)試文件，隨機(jī)加載了比特流，進(jìn)行了測(cè)試。
上傳時(shí)間： 2013-12-15
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資源簡(jiǎn)介：匯編語(yǔ)言編寫的搶答器設(shè)計(jì)報(bào)告
上傳時(shí)間： 2015-01-12
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資源簡(jiǎn)介：一個(gè)用Java編寫的播放器
上傳時(shí)間： 2013-12-05
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資源簡(jiǎn)介：用verilog編寫的多功能數(shù)字鐘
上傳時(shí)間： 2015-02-25
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資源簡(jiǎn)介：這是我用匯編語(yǔ)言編寫的計(jì)時(shí)器程序，通過(guò)計(jì)算機(jī)發(fā)命令開始倒計(jì)時(shí)，其中也有其他功能，但主要是倒計(jì)時(shí)，比較好用，這是個(gè)小程序，穿上來(lái)了表心意
上傳時(shí)間： 2013-12-12
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資源簡(jiǎn)介：用verilog編寫的網(wǎng)卡芯片rtl級(jí)。前仿后仿都通過(guò)了，可以在modelsim上運(yùn)行察看
上傳時(shí)間： 2015-03-31
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資源簡(jiǎn)介：一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用verilog編寫的
上傳時(shí)間： 2014-12-08
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資源簡(jiǎn)介：用verilog編寫的pci——rtl級(jí)。
上傳時(shí)間： 2015-06-06
上傳用戶：亞亞娟娟123
資源簡(jiǎn)介：一個(gè)用verilog編寫的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。
上傳時(shí)間： 2014-01-21
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資源簡(jiǎn)介：一個(gè)用verilog編寫的編幀、解幀及碼速匹配的程序，相當(dāng)經(jīng)典
上傳時(shí)間： 2015-06-22
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資源簡(jiǎn)介：用verilog編寫的程序,用來(lái)計(jì)算誤碼率的,可以在編碼和解碼過(guò)程中用的到的!
上傳時(shí)間： 2013-12-25
上傳用戶：zhyiroy
資源簡(jiǎn)介：用verilog編寫的fir濾波器程序，開發(fā)環(huán)境可以用ise quartus或active hdl等
上傳時(shí)間： 2015-08-21
上傳用戶：英雄
資源簡(jiǎn)介：用JAVA編寫的編輯器程序，通過(guò)編譯，生成類文件，適合學(xué)習(xí)JAVA的同仁參考借鑒。
上傳時(shí)間： 2015-09-06
上傳用戶：BOBOniu
資源簡(jiǎn)介：一個(gè)用C++編寫的匯編器,能把匯編語(yǔ)句轉(zhuǎn)換成二進(jìn)制代碼
上傳時(shí)間： 2014-01-11
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資源簡(jiǎn)介：用verilog編寫的risc mcu
上傳時(shí)間： 2015-10-25
上傳用戶：baiom
資源簡(jiǎn)介：uart串行口,用verilog編寫的.供大家參考
上傳時(shí)間： 2013-12-15
上傳用戶：417313137
資源簡(jiǎn)介：用verilog編寫的乒乓球游戲，內(nèi)帶ps2，VGA驅(qū)動(dòng)，下載到spantan3開發(fā)板上即可使用（原創(chuàng)）
上傳時(shí)間： 2013-12-19
上傳用戶：fandeshun
資源簡(jiǎn)介：用verilog編寫的USB下載線程序 實(shí)現(xiàn)USB協(xié)議和JTAG接口的數(shù)據(jù)轉(zhuǎn)換實(shí)現(xiàn)狀態(tài)機(jī)
上傳時(shí)間： 2013-12-12
上傳用戶：洛木卓
資源簡(jiǎn)介：用verilog編寫的32位alu部件，用于cpu制作
上傳時(shí)間： 2013-11-30
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資源簡(jiǎn)介：用verilog編寫的4位ALU，由算術(shù)運(yùn)算模塊、邏輯運(yùn)算模塊、選擇模塊組成
上傳時(shí)間： 2014-01-04
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資源簡(jiǎn)介：這是一個(gè)用verilog編寫的一個(gè)交通燈控制程序
上傳時(shí)間： 2016-06-11
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資源簡(jiǎn)介：用java編寫的播放器代碼，用戶可以根據(jù)需要選擇想要的歌曲
上傳時(shí)間： 2014-01-01
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資源簡(jiǎn)介：adc verilog 用verilog編寫的sigma-delta adc例子 應(yīng)用在計(jì)量類adc產(chǎn)品
上傳時(shí)間： 2016-08-16
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資源簡(jiǎn)介：一個(gè)用verilog編寫的數(shù)字時(shí)鐘，最后在8段數(shù)碼管上顯示出來(lái)，對(duì)于初學(xué)verilog的有一定的幫助，是一個(gè)工程文件
上傳時(shí)間： 2013-12-01
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資源簡(jiǎn)介：用verilog編寫的USB下載線程序 實(shí)現(xiàn)USB協(xié)議和JTAG接口的數(shù)據(jù)轉(zhuǎn)換實(shí)現(xiàn)狀態(tài)機(jī)。
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