Verilog HDL程序 Verilog HDL程序
資源簡(jiǎn)介:是關(guān)于dct的Verilog HDL源代碼和測(cè)試程序
上傳時(shí)間: 2014-06-15
上傳用戶:四只眼
資源簡(jiǎn)介:用于生成GF(2^m)有限域中乘法器的Verilog HDL源文件的C程序
上傳時(shí)間: 2016-01-15
上傳用戶:王楚楚
資源簡(jiǎn)介:用于生成GF(2^m)有限域中常數(shù)乘法器的Verilog HDL源文件的C程序
上傳時(shí)間: 2016-01-15
上傳用戶:chenbhdt
資源簡(jiǎn)介:用于生成GF(2^m)有限域元素求逆器的Verilog HDL源文件的C程序
上傳時(shí)間: 2014-01-13
上傳用戶:gyq
資源簡(jiǎn)介:Verilog HDL 串口發(fā)送程序,在ACTEL Fusion FPGA上實(shí)驗(yàn)成功 ,和大家一起分享!^_^
上傳時(shí)間: 2016-07-17
上傳用戶:qwe1234
資源簡(jiǎn)介:基于Verilog HDL的VGA驅(qū)動(dòng)程序設(shè)計(jì)
上傳時(shí)間: 2014-12-03
上傳用戶:ljt101007
資源簡(jiǎn)介:基于Verilog HDL的流水燈程序設(shè)計(jì)
上傳時(shí)間: 2013-12-03
上傳用戶:黑漆漆
資源簡(jiǎn)介:基于Verilog HDL的數(shù)碼管程序設(shè)計(jì)
上傳時(shí)間: 2014-01-07
上傳用戶:zxc23456789
資源簡(jiǎn)介:Verilog HDL程序 Verilog HDL程序
上傳時(shí)間: 2017-01-29
上傳用戶:rocketrevenge
資源簡(jiǎn)介:vHDL語(yǔ)言 和Verilog HDL語(yǔ)言的測(cè)試程序編寫(xiě)
上傳時(shí)間: 2014-01-21
上傳用戶:270189020
資源簡(jiǎn)介:用Verilog HDL 寫(xiě)的時(shí)鐘程序,在DE2上實(shí)現(xiàn)了。
上傳時(shí)間: 2017-07-11
上傳用戶:tyler
資源簡(jiǎn)介:用Verilog編寫(xiě)的fir濾波器程序,開(kāi)發(fā)環(huán)境可以用ise quartus或active HDL等
上傳時(shí)間: 2015-08-21
上傳用戶:英雄
資源簡(jiǎn)介:Verilog 編寫(xiě)的I2c協(xié)議程序,用于cpld讀寫(xiě)EEPROM
上傳時(shí)間: 2013-08-31
上傳用戶:csgcd001
資源簡(jiǎn)介:一個(gè)很好的利用Verilog編程實(shí)現(xiàn)的cpu程序,一定要好好利用。
上傳時(shí)間: 2015-04-20
上傳用戶:luopoguixiong
資源簡(jiǎn)介:Verilog 編寫(xiě)的I2c協(xié)議程序,用于cpld讀寫(xiě)EEPROM
上傳時(shí)間: 2015-08-08
上傳用戶:Thuan
資源簡(jiǎn)介:本文件中包含了多個(gè)Verilog實(shí)現(xiàn)的實(shí)用小程序,幫助初學(xué)者學(xué)習(xí)Verilog語(yǔ)言。
上傳時(shí)間: 2016-01-07
上傳用戶:ztj182002
資源簡(jiǎn)介:用Verilog實(shí)現(xiàn)的電子日歷程序,在Quartus II上編譯通過(guò)并成功實(shí)現(xiàn)
上傳時(shí)間: 2014-01-08
上傳用戶:fhzm5658
資源簡(jiǎn)介:用Verilog實(shí)現(xiàn)的搶答器程序,在Quartus II上編譯通過(guò)并成功運(yùn)行
上傳時(shí)間: 2014-01-14
上傳用戶:sunjet
資源簡(jiǎn)介:模數(shù)轉(zhuǎn)換器AD976采樣控制器程序Verilog實(shí)現(xiàn),基于狀態(tài)機(jī)實(shí)現(xiàn)
上傳時(shí)間: 2013-12-17
上傳用戶:ls530720646
資源簡(jiǎn)介:實(shí)現(xiàn)了USB接口。介紹了如何使用Verilog語(yǔ)言實(shí)現(xiàn)USB的程序設(shè)計(jì)。
上傳時(shí)間: 2016-05-01
上傳用戶:ynwbosss
資源簡(jiǎn)介:本程序用HDL語(yǔ)言實(shí)現(xiàn)閏年的判斷,在ISE8.21中調(diào)試通過(guò),比較適合初學(xué)者.
上傳時(shí)間: 2016-07-08
上傳用戶:z1191176801
資源簡(jiǎn)介:代碼為Verilog編寫(xiě)的流水等程序,已在quartuous6.0上編譯仿真通過(guò),下載入電路板已實(shí)現(xiàn)
上傳時(shí)間: 2016-07-11
上傳用戶:wfeel
資源簡(jiǎn)介:一個(gè)異步的FIFO的Verilog程序,有測(cè)試程序
上傳時(shí)間: 2016-08-14
上傳用戶:1966640071
資源簡(jiǎn)介:用Verilog語(yǔ)言編寫(xiě)的電子琴程序.用GW48教學(xué)實(shí)驗(yàn)箱仿真的
上傳時(shí)間: 2016-09-24
上傳用戶:梧桐
資源簡(jiǎn)介:用Verilog語(yǔ)言編寫(xiě)的電子鐘程序.是用GW48教學(xué)實(shí)驗(yàn)箱仿真
上傳時(shí)間: 2016-09-24
上傳用戶:gaojiao1999
資源簡(jiǎn)介:此程序?yàn)閂erilog控制ADC的全部程序,已檢驗(yàn)可以應(yīng)用
上傳時(shí)間: 2016-10-08
上傳用戶:小眼睛LSL
資源簡(jiǎn)介:Verilog寫(xiě)的分頻程序,可以對(duì)輸入的頻率分頻
上傳時(shí)間: 2016-11-01
上傳用戶:wfeel
資源簡(jiǎn)介:Verilog寫(xiě)的頻率計(jì)程序的計(jì)數(shù)模塊,
上傳時(shí)間: 2016-11-01
上傳用戶:lanjisu111
資源簡(jiǎn)介:用Verilog編寫(xiě)的fir濾波器程序!
上傳時(shí)間: 2016-11-26
上傳用戶:D&L37
資源簡(jiǎn)介:一個(gè)用Verilog編寫(xiě)的總線仲裁程序。多個(gè)設(shè)備共享總線,不同設(shè)備的優(yōu)先級(jí)是變化的,保證每個(gè)設(shè)備都有公平的使用總線的機(jī)會(huì)。
上傳時(shí)間: 2014-11-21
上傳用戶:牛布牛