0到255任意整數(shù)半整數(shù)分頻Verilog HDL.rar
資源簡(jiǎn)介：0到255任意整數(shù)半整數(shù)分頻Verilog HDL.rar
上傳時(shí)間： 2014-12-20
上傳用戶：ztj182002
資源簡(jiǎn)介：實(shí)驗(yàn)名稱: 定時(shí)器1中斷實(shí)驗(yàn) 實(shí)驗(yàn)?zāi)康? 學(xué)習(xí)AVR單片機(jī)的定時(shí)器功能 實(shí)驗(yàn)現(xiàn)象: 定時(shí)器每秒加一,0到255循環(huán),通過(guò)數(shù)碼管顯示計(jì)數(shù)值 環(huán) 境: ICCAVR6.31
上傳時(shí)間： 2017-09-19
上傳用戶：mhp0114
資源簡(jiǎn)介：任意N進(jìn)制分頻器的標(biāo)準(zhǔn)VHDL代碼（原創(chuàng)）
上傳時(shí)間： 2013-12-25
上傳用戶：洛木卓
資源簡(jiǎn)介：可實(shí)現(xiàn)任意一位小數(shù)分頻,在quartus II中仿真驗(yàn)證通過(guò),輸入端N為分頻系數(shù)的十位數(shù),X為分頻系數(shù)的個(gè)位數(shù).
上傳時(shí)間： 2016-03-17
上傳用戶：xaijhqx
資源簡(jiǎn)介：任意基數(shù)分頻Verilog代碼，經(jīng)過(guò)了編譯，可以修改數(shù)字改變分頻。
上傳時(shí)間： 2016-11-05
上傳用戶：stampede
資源簡(jiǎn)介：實(shí)用的任意時(shí)鐘分頻Verilog代碼 可以任意分頻的！
上傳時(shí)間： 2016-12-27
上傳用戶：watch100
資源簡(jiǎn)介：此程序?qū)崿F(xiàn)的是任意進(jìn)制的分頻 進(jìn)制的輸入是任意選擇的
上傳時(shí)間： 2017-01-25
上傳用戶：稀世之寶039
資源簡(jiǎn)介：奇數(shù)分頻:2.2倍分頻,其他任意奇數(shù)倍的分頻可擴(kuò)展得到.
上傳時(shí)間： 2017-02-17
上傳用戶：hfmm633
資源簡(jiǎn)介：占空比50 的三分頻Verilog代碼，包含PDF說(shuō)明和源代碼
上傳時(shí)間： 2017-08-24
上傳用戶：lhw888
資源簡(jiǎn)介：本文介紹了兩種分頻系數(shù)為整數(shù)或半整數(shù)的可控分頻器的設(shè)計(jì)方法。其中之一可以實(shí)現(xiàn)50％的奇數(shù)分頻。利用VHDL語(yǔ)言編程，并用QUARTERS||4.0進(jìn)行仿真，用 FPGA 芯片實(shí)現(xiàn)。 關(guān)鍵詞：半整數(shù)，可控分頻器，VHDL, FPGA
上傳時(shí)間： 2015-11-27
上傳用戶：tyler
資源簡(jiǎn)介：一個(gè)好用的整數(shù)分頻電路 保證你喜歡 能夠?qū)崿F(xiàn)對(duì)任意整數(shù)的分頻電路設(shè)計(jì)
上傳時(shí)間： 2013-09-01
上傳用戶：909000580
資源簡(jiǎn)介：基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)，用于設(shè)計(jì)EDA
上傳時(shí)間： 2013-09-03
上傳用戶：pioneer_lvbo
資源簡(jiǎn)介：半整數(shù)分頻器電路的VHDL源程序，供大家學(xué)習(xí)和討論。\r\n
上傳時(shí)間： 2013-09-04
上傳用戶：fdfadfs
資源簡(jiǎn)介：基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)，用于設(shè)計(jì)EDA
上傳時(shí)間： 2015-04-09
上傳用戶：凌云御清風(fēng)
資源簡(jiǎn)介：半整數(shù)分頻器電路的VHDL源程序，供大家學(xué)習(xí)和討論。
上傳時(shí)間： 2013-12-24
上傳用戶：gxf2016
資源簡(jiǎn)介：第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 7.1 半整數(shù)分頻器的設(shè)計(jì) 7.2 音樂(lè)發(fā)生器 7.3 2FSK/2PSK信號(hào)產(chǎn)生器 7.4 實(shí)用多功能電子表 7.5 交通燈控制器 7.6 數(shù)字頻率計(jì)
上傳時(shí)間： 2015-06-23
上傳用戶：tianyi223
資源簡(jiǎn)介：本文件是實(shí)現(xiàn)任意整數(shù)分頻的VHDL代碼,愿與大家分享!
上傳時(shí)間： 2015-08-23
上傳用戶：ainimao
資源簡(jiǎn)介：VHDL實(shí)現(xiàn)任意整數(shù)分頻，--只要把n設(shè)置成你要分頻的數(shù)值就可以了
上傳時(shí)間： 2015-10-15
上傳用戶：ukuk
資源簡(jiǎn)介：一個(gè)好用的整數(shù)分頻電路 保證你喜歡 能夠?qū)崿F(xiàn)對(duì)任意整數(shù)的分頻電路設(shè)計(jì)
上傳時(shí)間： 2013-12-24
上傳用戶：熊少鋒
資源簡(jiǎn)介：任意整數(shù)分頻器的vHDL源程序,放心使用. 無(wú)版權(quán)問(wèn)題,歡迎copy.
上傳時(shí)間： 2016-01-28
上傳用戶：372825274
資源簡(jiǎn)介：VHDL任意整數(shù)分頻程序，只要講n換成需要的數(shù)字就可以了！
上傳時(shí)間： 2016-02-13
上傳用戶：dongbaobao
資源簡(jiǎn)介：任意整數(shù)分頻，很好，歡迎大家使用，有疑問(wèn)請(qǐng)即時(shí)跟我聯(lián)系
上傳時(shí)間： 2014-10-27
上傳用戶：chens000
資源簡(jiǎn)介：一個(gè)基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)的文檔資料
上傳時(shí)間： 2016-07-13
上傳用戶：CHENKAI
資源簡(jiǎn)介：可以對(duì)輸入時(shí)鐘任意分頻(整數(shù)或小數(shù)),帶Quartus II 完整項(xiàng)目文件.
上傳時(shí)間： 2016-11-20
上傳用戶：妄想演繹師
資源簡(jiǎn)介：半整數(shù)分頻器的設(shè)計(jì) 請(qǐng)不要上傳有版權(quán)爭(zhēng)議的內(nèi)容和木馬病毒代碼
上傳時(shí)間： 2014-08-16
上傳用戶：trepb001
資源簡(jiǎn)介：用 插入排序 堆排序 歸并排序 快速排序 對(duì)1000000個(gè)0到2000000的整數(shù)進(jìn)行排序 對(duì)文件進(jìn)行劃分后排序
上傳時(shí)間： 2014-01-05
上傳用戶：exxxds
資源簡(jiǎn)介：一種實(shí)現(xiàn)任意整數(shù)分頻的ＶＨＤＬ源代碼，已經(jīng)經(jīng)過(guò)調(diào)試
上傳時(shí)間： 2017-05-19
上傳用戶：chenxichenyue
資源簡(jiǎn)介：半整數(shù)分頻器的實(shí)現(xiàn)（Verilog），本文以6.5分頻為例！很實(shí)用的！
上傳時(shí)間： 2014-08-20
上傳用戶：pompey
資源簡(jiǎn)介：輸入5個(gè)學(xué)生的成績(jī)（從0到100的整數(shù)），并將這5個(gè)數(shù)保存到文件“data.txt”中。然后再編寫一個(gè)程序，從文件“data.txt”中讀取這5個(gè)學(xué)生的成績(jī)，計(jì)算并輸出它們的平均數(shù)，然后再按從小到大的順序輸出這5個(gè)學(xué)生的成績(jī)。
上傳時(shí)間： 2014-01-16
上傳用戶：xuanchangri
資源簡(jiǎn)介：一個(gè)任意整數(shù)分頻程序,采用VHDL語(yǔ)言編寫，編譯通過(guò)
上傳時(shí)間： 2017-07-04
上傳用戶：xiaoxiang
