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• verilog 實(shí)現(xiàn)的 jtag TAP免費(fèi)下載

  資源簡(jiǎn)介：verilog 實(shí)現(xiàn)的 jtag TAP ， 轉(zhuǎn)自 opencore.com， 已通過(guò)驗(yàn)證

  標(biāo)簽： verilog jtag TAP

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• verilog 實(shí)現(xiàn)的 jtag TAP免費(fèi)下載

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  標(biāo)簽： verilog jtag TAP

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• verilog 實(shí)現(xiàn)的 jtag TAP免費(fèi)下載

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• verilog 實(shí)現(xiàn)的 jtag TAP免費(fèi)下載

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• verilog 實(shí)現(xiàn)的 jtag TAP免費(fèi)下載

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• verilog 實(shí)現(xiàn)的jtag ip模塊 包括了測(cè)試程序免費(fèi)下載

  資源簡(jiǎn)介：verilog 實(shí)現(xiàn)的jtag ip模塊 包括了測(cè)試程序

  標(biāo)簽： verilog jtag 模塊 測(cè)試程序

  上傳時(shí)間： 2014-12-08

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• 用verilog實(shí)現(xiàn)的以太網(wǎng)接口免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!

  標(biāo)簽： verilog 以太網(wǎng)接口

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• 用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序免費(fèi)下載

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  標(biāo)簽： verilog 串口 收發(fā) 數(shù)據(jù)

  上傳時(shí)間： 2013-08-21

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• verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊免費(fèi)下載

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  標(biāo)簽： verilog DDS 正弦信號(hào)發(fā)生器 模塊

  上傳時(shí)間： 2013-08-28

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• 用verilog實(shí)現(xiàn)的四乘四鍵盤(pán)程序,在Quartus II上編譯通過(guò)并成功免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的四乘四鍵盤(pán)程序,在Quartus II上編譯通過(guò)并成功

  標(biāo)簽： verilog Quartus 鍵盤(pán)程序 編譯

  上傳時(shí)間： 2015-05-13

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• 此代碼是用verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開(kāi)發(fā).免費(fèi)下載

  資源簡(jiǎn)介：此代碼是用verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開(kāi)發(fā).

  標(biāo)簽： verilog 以太網(wǎng)接口 代碼 修改

  上傳時(shí)間： 2014-01-20

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• 這是我下的一個(gè)用verilog實(shí)現(xiàn)的除法代碼免費(fèi)下載

  資源簡(jiǎn)介：這是我下的一個(gè)用verilog實(shí)現(xiàn)的除法代碼

  標(biāo)簽： verilog 除法 代碼

  上傳時(shí)間： 2015-10-01

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• 基于FPGA的2048點(diǎn)FFT的verilog實(shí)現(xiàn)的源代碼。免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的2048點(diǎn)FFT的verilog實(shí)現(xiàn)的源代碼。

  標(biāo)簽： verilog FPGA 2048 FFT

  上傳時(shí)間： 2014-12-02

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• 這是一個(gè)用verilog實(shí)現(xiàn)的除法器代碼。免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用verilog實(shí)現(xiàn)的除法器代碼。

  標(biāo)簽： verilog 除法器 代碼

  上傳時(shí)間： 2013-12-28

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• 用VHDL和verilog實(shí)現(xiàn)的四人搶答器免費(fèi)下載

  資源簡(jiǎn)介：用VHDL和verilog實(shí)現(xiàn)的四人搶答器

  標(biāo)簽： verilog VHDL 搶答器

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• verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊免費(fèi)下載

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  標(biāo)簽： verilog DDS 正弦信號(hào)發(fā)生器 模塊

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• 本文件中包含了多個(gè)verilog實(shí)現(xiàn)的實(shí)用小程序免費(fèi)下載

  資源簡(jiǎn)介：本文件中包含了多個(gè)verilog實(shí)現(xiàn)的實(shí)用小程序，幫助初學(xué)者學(xué)習(xí)verilog語(yǔ)言。

  標(biāo)簽： verilog 程序

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• 一個(gè)verilog實(shí)現(xiàn)的crc校驗(yàn)免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)verilog實(shí)現(xiàn)的crc校驗(yàn)，用于fpga實(shí)現(xiàn)，快速，準(zhǔn)確有效

  標(biāo)簽： verilog crc

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• verilog 實(shí)現(xiàn)的hamming碼生成免費(fèi)下載

  資源簡(jiǎn)介：verilog 實(shí)現(xiàn)的hamming碼生成，用于fpga

  標(biāo)簽： verilog hamming

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• verilog實(shí)現(xiàn)的數(shù)字濾波器免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)的數(shù)字濾波器，用于fpga

  標(biāo)簽： verilog 數(shù)字濾波器

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• 用verilog實(shí)現(xiàn)的電子日歷程序,在Quartus II上編譯通過(guò)并成功實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的電子日歷程序,在Quartus II上編譯通過(guò)并成功實(shí)現(xiàn)

  標(biāo)簽： verilog Quartus 電子日歷 程序

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• 用verilog實(shí)現(xiàn)的記時(shí)器程序,在Quartus II上編譯通過(guò)并成功運(yùn)行免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的記時(shí)器程序,在Quartus II上編譯通過(guò)并成功運(yùn)行

  標(biāo)簽： verilog Quartus 時(shí)器 程序

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• 用verilog實(shí)現(xiàn)的搶答器程序,在Quartus II上編譯通過(guò)并成功運(yùn)行免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的搶答器程序,在Quartus II上編譯通過(guò)并成功運(yùn)行

  標(biāo)簽： verilog Quartus 搶答器 程序

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• verilog實(shí)現(xiàn)的CPU程序免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)的CPU程序，簡(jiǎn)單應(yīng)用哈

  標(biāo)簽： verilog CPU 程序

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• 用verilog實(shí)現(xiàn)的串口異步通信免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的串口異步通信，適用于RS232

  標(biāo)簽： verilog 串口 異步通信

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• lpc源代碼verilog實(shí)現(xiàn)的。操作low pin count設(shè)備免費(fèi)下載

  資源簡(jiǎn)介：lpc源代碼verilog實(shí)現(xiàn)的。操作low pin count設(shè)備

  標(biāo)簽： verilog count lpc low

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• 一個(gè)用verilog實(shí)現(xiàn)的fpga上的uart接口模塊免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用verilog實(shí)現(xiàn)的fpga上的uart接口模塊，包括測(cè)試模塊和實(shí)體，并實(shí)現(xiàn)了輸出接口和狀態(tài)接口。

  標(biāo)簽： verilog fpga uart 接口模塊

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• verilog實(shí)現(xiàn)的異步UART代碼免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)的異步UART代碼，包括發(fā)送模塊、接收模塊，波特率可配置，另附PC機(jī)的c代碼

  標(biāo)簽： verilog UART 代碼

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• verilog實(shí)現(xiàn)的以太網(wǎng)接口源程序代碼免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)的以太網(wǎng)接口源程序代碼

  標(biāo)簽： verilog 以太網(wǎng)接口 代碼 源程序

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• 利用verilog實(shí)現(xiàn)的一個(gè)（2,1,2）卷積碼的編碼器,很有用的喲!免費(fèi)下載

  資源簡(jiǎn)介：利用verilog實(shí)現(xiàn)的一個(gè)（2,1,2）卷積碼的編碼器,很有用的喲!

  標(biāo)簽： verilog 卷積碼 編碼器

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