128位的地址譯碼器,在cpld或者fpga上實現兼可
資源簡介:128位的地址譯碼器,在cpld或者fpga上實現兼可
上傳時間: 2017-03-24
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資源簡介:四位微程序控制器的指令譯碼器,運用VHDL語言實現。
上傳時間: 2017-07-18
上傳用戶:qunquan
資源簡介:卷積碼是廣泛應用于衛星通信、無線通信等多種通信系統的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法,該算法譯碼性能好、速度快,并且硬件實現結構比較簡單,是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發展,使用FPGA實現Viterbi譯碼器的設...
上傳時間: 2013-06-24
上傳用戶:myworkpost
資源簡介:·卷積編碼及基于DSP的Viterbi譯碼器設計
上傳時間: 2013-04-24
上傳用戶:Jason1990
資源簡介:CPLD制作的BCD譯碼器軟件,包含源代碼等
上傳時間: 2014-09-09
上傳用戶:xiaoxiang
資源簡介:提供了一個硬判決的viterbi譯碼器(2,1,3) 有源程序及算法描述,未成定稿,只供參考 (vhdl 語言描述)
上傳時間: 2015-07-16
上傳用戶:天誠24
資源簡介:16位的移位寄存器,加上testbench,可以在modelsim里面運行~
上傳時間: 2015-07-18
上傳用戶:璇珠官人
資源簡介:這是一個md5的雜湊算法,對于一般的文本和文件均可以進行運算,產生128位的雜湊值
上傳時間: 2014-11-04
上傳用戶:源弋弋
資源簡介:程序的地址譯碼,單片機系統中做為外擴接口的地址譯碼。
上傳時間: 2015-11-23
上傳用戶:TF2015
資源簡介:使用Verilog硬件描述語言編程的38譯碼器,包含測試描述
上傳時間: 2014-01-23
上傳用戶:cc1015285075
資源簡介:哈夫曼的編碼譯碼器, 還附帶有壓縮跟解壓縮的功能。
上傳時間: 2014-12-21
上傳用戶:www240697738
資源簡介:目前絕大部分視頻數字水印系統是將一個64位-128位的條碼嵌入到視頻中,而本軟件最大特點是可將用戶任意指定的一幅120x120的 黑白圖片(如電子印章)隱藏在一段視頻流中。這樣做的優點是給用戶提供了最大的直觀性,同時由于偶們嵌入的是一幅圖片而不是一組確定...
上傳時間: 2016-03-14
上傳用戶:qq21508895
資源簡介:F2812上有3個32位的CPU定時器,本程序主要對CPU定時器0進行操作,100MS產生1次中斷,在中斷中讓開發板上的L1、L3、L5、L7和L2、L4、L6、L8兩組發光二極管交替閃爍。
上傳時間: 2013-12-10
上傳用戶:litianchu
資源簡介:F2812上有3個32位的CPU定時器,本程序主要對CPU定時器0進行操作,100MS產生1次中斷,在中斷中讓 2812開發板上的L1—L8發光二極管閃爍,實現跑馬燈的效果。
上傳時間: 2016-04-20
上傳用戶:lvzhr
資源簡介:Reed Solomon碼的編譯碼器MATLAB仿真程序
上傳時間: 2013-12-20
上傳用戶:waitingfy
資源簡介:基于VHDL的LS138譯碼器的實現 一個很簡單的程序
上傳時間: 2016-07-25
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資源簡介:程序提供了一種高效簡單的38譯碼器的算法,非常實用
上傳時間: 2016-11-14
上傳用戶:ainimao
資源簡介:用verilog編寫的bch譯碼器,包括測試文件,隨機加載了比特流,進行了測試。
上傳時間: 2013-12-15
上傳用戶:mpquest
資源簡介:本文為用vhdl語言編寫的38譯碼器,為doc格式,請先復制到相應軟件例如maxplus中再使用。
上傳時間: 2013-12-21
上傳用戶:思琦琦
資源簡介:sTC系列單片機內部AD的應用 STC89LE52AD、54AD、58AD、516AD這幾款89系列的STC單片機內部自帶有8路8位的AD轉換器,分布在P1口的8位上,當時鐘在40MHz以下時,每17個機器周期可完成一次AD轉換。
上傳時間: 2017-04-16
上傳用戶:weixiao99
資源簡介:基于quartus II軟件 用verilog 語言描述的38譯碼器
上傳時間: 2013-12-01
上傳用戶:wweqas
資源簡介:實現用huffman編碼的編碼譯碼器,用C++和vc6.0實現
上傳時間: 2017-05-18
上傳用戶:Late_Li
資源簡介:1位全加器 可以進行1位的二進制碼的加法 想進行改進 改為4位或8位的全加器代碼
上傳時間: 2017-06-21
上傳用戶:希醬大魔王
資源簡介:簡單的38譯碼器,語句較為簡捷明了.供大家參考學習.
上傳時間: 2017-07-21
上傳用戶:sdq_123
資源簡介:一種基于FPGA的Viterbi譯碼器一種基于FPGA的Viterbi譯碼器
上傳時間: 2013-11-25
上傳用戶:xg262122
資源簡介:改程序的設計的是帶有并行置位的移位寄存器
上傳時間: 2013-12-27
上傳用戶:冇尾飛鉈
資源簡介:基于VDHL的38譯碼器的實現與58分頻器的實現 FPGA主芯片:CycloneII EP2C35F672C6
上傳時間: 2014-01-17
上傳用戶:banyou
資源簡介:這是個128位的串行偽隨機碼發生器,還可以進一步擴充
上傳時間: 2017-09-16
上傳用戶:cmc_68289287
資源簡介: 本課題首先研究了常規的RS譯碼器的算法,確定在關鍵方程的計算中采用一種新改進的BM算法,然后提出了基于復數基的有限域快速并行乘法器和利用冪指數相減進行除法計算的有限域除法器,通過這些優化方法提高了RS譯碼器的速度,減少了譯碼延時和硬件資源使用...
上傳時間: 2013-06-29
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資源簡介:Turbo碼是一類并行級聯的系統卷積碼,它是在綜合級聯碼、最大后驗概率(MAP)譯碼、軟輸入軟輸出及迭代譯碼等理論基礎上的一種創新。Turbo碼的基本原理是通過對編碼器結構的巧妙設計,多個子碼通過交織器隔離進行并行級聯編碼輸出,增大了碼距。譯碼器則以類似...
上傳時間: 2013-04-24
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