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CMOS工藝多功能數(shù)字芯片的輸出緩沖電路設(shè)計

資 源 簡 介

為了提高數(shù)字集成電路芯片的驅(qū)動能力,采用優(yōu)化比例因子的等比緩沖器鏈方法,通過Hspice軟件仿真和版圖設(shè)計測試,提出了一種基于CSMC 2P2M 0.6 μm CMOS工藝的輸出緩沖電路設(shè)計方案。本文完成了系統(tǒng)的電原理圖設(shè)計和版圖設(shè)計,整體電路采用Hspice和CSMC 2P2M 的0.6 μm CMOS工藝的工藝庫(06mixddct02v24)仿真,基于CSMC 2P2M 0.6 μm CMOS工藝完成版圖設(shè)計,并在一款多功能數(shù)字芯片上使用,版圖面積為1 mm×1 mm,并參與MPW(多項目晶圓)計劃流片,流片測試結(jié)果表明,在輸出負(fù)載很大時,本設(shè)計能提供足夠的驅(qū)動電流,同時延遲時間短、并占用版圖面積小。

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