純組合邏輯構成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實現寬位乘法器，基于PLD器件外接ROM九九表的乘法器則無法構成單片系統，也不實用。這里介紹由八位加法器構成的以時序邏輯方式設計的八位乘法器，具有一定的實用價值，而且由FPGA構成實驗系統后，可以很容易的用ASIC大型集成芯片來完成，性價比高，可操作性強。
資源簡介：純組合邏輯構成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實現寬位乘法器，基于PLD器件外接ROM九九表的乘法器則無法構成單片系統，也不實用。這里介紹由八位加法器構成的以時序邏輯方式設計的八位乘法器，具有一定的實用價值，而且由FPGA構成實驗...
上傳時間： 2017-02-03
上傳用戶：xzt
資源簡介：基于java的一個分詞程序 速度比較快 精確度比較高
上傳時間： 2014-08-17
上傳用戶：龍飛艇
資源簡介：vhdl語言的100個例子 VHDL語言100例 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數據類型 第10例 函數
上傳時間： 2013-12-13
上傳用戶：古谷仁美
資源簡介：用C語言實現的乘法器
上傳時間： 2013-12-08
上傳用戶：moerwang
資源簡介：嵌入式系統的乘法器試驗報告 包括源代碼 用VHDl語言編寫
上傳時間： 2013-12-26
上傳用戶：wang5829
資源簡介：自已寫的一個16X16的乘法器，速度比較慢。初學者練習練習！
上傳時間： 2015-03-31
上傳用戶：love1314
資源簡介：這個是用vhdl編寫的乘法器,僅僅供大家參考
上傳時間： 2015-05-06
上傳用戶：我們的船長
資源簡介：一種可以完成16位有符號／無符號二進制數乘法的乘法器。該乘法器采用了改進的Booth算法，簡化了部分積的符號擴展，采用Wallace樹和超前進位加法器來進一步提高電路的運算速度。本乘法器可以作為嵌入式CPU內核的乘法單元，整個設計用VHDL語言實現。
上傳時間： 2013-12-23
上傳用戶：skfreeman
資源簡介：該源碼實現了一個8*8位的乘法器，在實現的過程中用到了宏單元
上傳時間： 2013-12-28
上傳用戶：bakdesec
資源簡介：12乘12的乘法器 采用adhl語言編寫
上傳時間： 2014-01-11
上傳用戶：silenthink
資源簡介：８＊８的乘法器verilog源代碼,經過編譯仿真的，絕對真確，對初學者很有幫助
上傳時間： 2014-01-14
上傳用戶：txfyddz
資源簡介：一個用VerilogHDL語言編寫的8X8的乘法器
上傳時間： 2015-07-22
上傳用戶：teddysha
資源簡介：用VHDL語言編寫的三位二進制的乘法器，其原理是每位相乘后再錯位相加
上傳時間： 2014-08-31
上傳用戶：66666
資源簡介：~~~ ~~~ ~32*32的乘法器
上傳時間： 2015-10-28
上傳用戶：jhksyghr
資源簡介：一個用VHDL語言編寫的乘法器程序，望大家多多支持啊。
上傳時間： 2015-12-09
上傳用戶：hewenzhi
資源簡介：介紹了幾種常用的乘法器的設計，carry_save_mult，ripple_carry_mult等，壓縮包中包含結構流程圖，用verilogHDL語言，采用modelsim仿真驗證
上傳時間： 2013-12-19
上傳用戶：pompey
資源簡介：浮點型的乘法器,采用VHDL語言描述浮點型的乘法器,文中包含測試文件
上傳時間： 2013-12-16
上傳用戶：asdfasdfd
資源簡介：使用硬件實現,效率較高的乘法器,通過FPGA驗證的
上傳時間： 2013-12-10
上傳用戶：龍飛艇
資源簡介：脈動乘法器：一個GF(2m)域上的Digit-Serial 脈動結構（Systolic）的乘法器
上傳時間： 2014-11-24
上傳用戶：youth25
資源簡介：8*8乘法器及其測試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在這里主要起了兩個作用：第一個是在求部分積單元時，當編碼為3x時用來輸出部分積；另外一個是在將部分積加起來時，求3到6位時所用到。 2． ultiplier_quick_add_5...
上傳時間： 2016-07-12
上傳用戶：zhaiye
資源簡介：xilinx里的乘法器ip核程序，booth乘法 wallace tree算法 4-2壓縮編碼 超前進位加法
上傳時間： 2016-10-17
上傳用戶：ve3344
資源簡介：verilog 寫的兩種方式的乘法器 不錯!
上傳時間： 2016-12-12
上傳用戶：一諾88
資源簡介：橢圓曲線加密算法中的乘法器的生成，主要功能是實現在素域上的多項式模P(大素數）乘的運算。
上傳時間： 2014-06-11
上傳用戶：waizhang
資源簡介：RS(204,188)譯碼器的設計 異步FIFO設計 偽隨即序列應用設計 CORDIC數字計算機的設計 CIC的設計 除法器的設計 加羅華域的乘法器設計
上傳時間： 2017-01-24
上傳用戶：縹緲
資源簡介：由verilog編寫的乘法器，通過兩個文件的調用實現。由于子模塊的調用使得程序簡化了許多。
上傳時間： 2014-08-29
上傳用戶：luopoguixiong
資源簡介：用impulse c編寫的18x18位的乘法器。
上傳時間： 2014-01-14
上傳用戶：jiahao131
資源簡介：一個以LABVIEW環境開發的乘法器程序后面板和前面板
上傳時間： 2017-03-28
上傳用戶：xuanchangri
資源簡介：本程序是11位帶符號位的乘法器，其中最高位為符號位(sign)，中間7位是指數部分(Exponent)，最后3位是尾數(Matissa)。表示數據的范圍是-2^-63-----+2^64.該工程文件有完整的程序，以及波形,驗證正確。
上傳時間： 2013-12-31
上傳用戶：大三三
資源簡介：用spice描述的8x8改進Booth碼加wallance壓縮的乘法器，并且進行了優化，時間性能相當高
上傳時間： 2013-12-21
上傳用戶：lmeeworm
資源簡介：這是一個用vhdl硬件描述語言實現的乘法器而不是多路選擇器
上傳時間： 2013-12-31
上傳用戶：songyue1991
