關(guān)于FPGA在vivado2018上設(shè)計(jì)Turbo編碼的IP核應(yīng)用說明文檔
資源簡(jiǎn)介：關(guān)于FPGA在vivado2018上設(shè)計(jì)turbo編碼的IP核應(yīng)用說明文檔
上傳時(shí)間： 2019-08-28
上傳用戶：xwlsuperman
資源簡(jiǎn)介：以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用...
上傳時(shí)間： 2013-11-06
上傳用戶：songkun
資源簡(jiǎn)介：以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用...
上傳時(shí)間： 2013-12-22
上傳用戶：forzalife
資源簡(jiǎn)介：FPGA 8051單片機(jī)IP核。This is version 1.3 of the MC8051 IP core
上傳時(shí)間： 2015-06-12
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資源簡(jiǎn)介：leon2是一個(gè)源碼開放的嵌入式32位處理器IP核,該文件是leon2-1.0.20-xst.tar的源代碼
上傳時(shí)間： 2014-01-10
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資源簡(jiǎn)介：可用于FPGA的DSP IP核，嵌入式必備
上傳時(shí)間： 2013-12-15
上傳用戶：ruixue198909
資源簡(jiǎn)介：本文介紹了一個(gè)基于CPLD／FPGA的嵌入式IP核設(shè)計(jì)。論文在闡述可編程邏輯器件及其發(fā)展趨勢(shì)的基礎(chǔ)上，探討了知識(shí)產(chǎn)權(quán)復(fù)用理念，MCU的復(fù)雜化設(shè)計(jì)以及數(shù)字信號(hào)傳輸與處理的速度要求。結(jié)合國(guó)內(nèi)外對(duì)CPLD／FPGA的使用現(xiàn)狀，引出了在CPLD／FPGA上開發(fā)嵌入式模塊程序的...
上傳時(shí)間： 2013-07-05
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資源簡(jiǎn)介：隨著雷達(dá)信號(hào)處理技術(shù)的不斷發(fā)展，通用化、系統(tǒng)化、模塊化的設(shè)計(jì)標(biāo)準(zhǔn)日益受到人們的重視，而FPGA和可復(fù)用IP核技術(shù)的發(fā)展使之成為可能。文中從三個(gè)方面進(jìn)行IP內(nèi)核的開發(fā)，一是采用硬件描述語言實(shí)現(xiàn)雷達(dá)信號(hào)處理IP核設(shè)計(jì)；二...
上傳時(shí)間： 2013-05-21
上傳用戶：tccc
資源簡(jiǎn)介：本書系統(tǒng)講解通信網(wǎng)絡(luò)領(lǐng)域Xilinx FPGA內(nèi)部的IP硬核。以流行的Xilinx Virtex-6型號(hào)芯片舉例，涵蓋Xilinx FPGA在通信領(lǐng)域主流的IP核，闡述Xilinx FPGA時(shí)鐘資源和DCM、PLL和MMCM時(shí)鐘管理器的特性和使用方法；介紹基于Block RAM資源生成ROM、RAM、FIFO和CAM核...
上傳時(shí)間： 2022-06-11
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資源簡(jiǎn)介： IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_f...
上傳時(shí)間： 2013-10-20
上傳用戶：lingfei
資源簡(jiǎn)介： IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_f...
上傳時(shí)間： 2013-11-02
上傳用戶：誰偷了我的麥兜
資源簡(jiǎn)介：本文件是altera公司FPGA的IP核，從國(guó)外網(wǎng)站下載的免費(fèi)源碼。
上傳時(shí)間： 2015-06-20
上傳用戶：qw12
資源簡(jiǎn)介：主要是說明can總線協(xié)議使用FPGA的IP核實(shí)現(xiàn)，供使用can總線的人使用
上傳時(shí)間： 2014-12-03
上傳用戶：sz_hjbf
資源簡(jiǎn)介：當(dāng)前，片上系統(tǒng)(SOC)已成為系統(tǒng)實(shí)現(xiàn)的主流技術(shù)。流片風(fēng)險(xiǎn)與費(fèi)用增加、上市時(shí)間壓力加大、產(chǎn)品功能愈加復(fù)雜等因素使得SOC產(chǎn)業(yè)逐漸劃分為IP提供者、SOC設(shè)計(jì)服務(wù)者和芯片集成者三個(gè)層次。SOC設(shè)計(jì)已走向基于IP集成的平臺(tái)設(shè)計(jì)階段，經(jīng)過嚴(yán)格驗(yàn)證質(zhì)量可靠的IP核成為...
上傳時(shí)間： 2013-06-12
上傳用戶：mqien
資源簡(jiǎn)介：當(dāng)前，片上系統(tǒng)(SOC)已成為系統(tǒng)實(shí)現(xiàn)的主流技術(shù)。流片風(fēng)險(xiǎn)與費(fèi)用增加、上市時(shí)間壓力加大、產(chǎn)品功能愈加復(fù)雜等因素使得SOC產(chǎn)業(yè)逐漸劃分為IP提供者、SOC設(shè)計(jì)服務(wù)者和芯片集成者三個(gè)層次。SOC設(shè)計(jì)已走向基于IP集成的平臺(tái)設(shè)計(jì)階段，經(jīng)過嚴(yán)格驗(yàn)證質(zhì)量可靠的IP核成為...
上傳時(shí)間： 2013-04-24
上傳用戶：rockjablew
資源簡(jiǎn)介：關(guān)于FPGA的一些常識(shí)及含IP核的VHDL設(shè)計(jì)源代碼。
上傳時(shí)間： 2013-09-03
上傳用戶：tsfh
資源簡(jiǎn)介：基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)
上傳時(shí)間： 2013-11-04
上傳用戶：bensonlly
資源簡(jiǎn)介：VERILOG VERSION PIC16C57 是一個(gè)用于FPGA模擬PIC16C57的IP核，有幫助文件，介紹了如何測(cè)試使用這個(gè)IP核。用VERILOG語言編寫的。
上傳時(shí)間： 2014-01-16
上傳用戶：franktu
資源簡(jiǎn)介：用于FPGA的sopc的IP核，是學(xué)習(xí)ipcore編碼的好教程
上傳時(shí)間： 2017-04-26
上傳用戶：wsf950131
資源簡(jiǎn)介：隨著計(jì)算機(jī)及其外圍設(shè)備的發(fā)展，傳統(tǒng)的并行接口和串行接口在靈活性和接口擴(kuò)展等方面存在的缺陷愈來愈不可回避，并逐漸成為計(jì)算機(jī)通信的瓶頸。在這種情況下，通用串行總線(Universal Serial Bus，USB)誕生了。USB由于具有傳輸速率高、價(jià)格便宜、使用方便、靈活...
上傳時(shí)間： 2013-06-30
上傳用戶：nanfeicui
資源簡(jiǎn)介：單片微型計(jì)算機(jī)(單片機(jī))是將微處理器CPU、程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器、定時(shí)/計(jì)數(shù)器、輸入/輸出并行接口等集成在一起。由于單片機(jī)具有專門為嵌入式系統(tǒng)設(shè)計(jì)的體系結(jié)構(gòu)與指令系統(tǒng)，所以它最能滿足嵌入式系統(tǒng)的應(yīng)用要求。Intel公司生產(chǎn)的MCS-51系列單片機(jī)是我國(guó)目前...
上傳時(shí)間： 2013-06-21
上傳用戶：stampede
資源簡(jiǎn)介：結(jié)合視頻壓縮的理論以及IP核設(shè)計(jì)中對(duì)于仿真驗(yàn)證的要求,本文設(shè)計(jì)了視頻壓縮IP核FPGA仿真驗(yàn)證平臺(tái).其硬件子平臺(tái)以Xilinx公司XC2V3000為核心,針對(duì)視頻壓縮IP核應(yīng)用仿真要求設(shè)計(jì)外圍電路,構(gòu)建一個(gè)視頻壓縮IP核的硬件仿真原型,采用運(yùn)行于上位機(jī)上的控制和驅(qū)動(dòng)軟件...
上傳時(shí)間： 2013-05-31
上傳用戶：ikemada
資源簡(jiǎn)介：單片微型計(jì)算機(jī)(單片機(jī))是將微處理器CPU、程序存儲(chǔ)器、數(shù)據(jù)存儲(chǔ)器、定時(shí)/計(jì)數(shù)器、輸入/輸出并行接口等集成在一起。由于單片機(jī)具有專門為嵌入式系統(tǒng)設(shè)計(jì)的體系結(jié)構(gòu)與指令系統(tǒng)，所以它最能滿足嵌入式系統(tǒng)的應(yīng)用要求。Intel公司生產(chǎn)的MCS-51系列單片機(jī)是我國(guó)目前...
上傳時(shí)間： 2013-04-24
上傳用戶：1417818867
資源簡(jiǎn)介：基于FPGA的3D圖像處理器IP核的設(shè)計(jì)與實(shí)現(xiàn)
上傳時(shí)間： 2013-05-18
上傳用戶：1101055045
資源簡(jiǎn)介：對(duì)于利用LabVIEW FPGA實(shí)現(xiàn)RIO目標(biāo)平臺(tái)上的定制硬件的工程師與開發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計(jì)構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊。基于已經(jīng)驗(yàn)證的設(shè)計(jì)進(jìn)行代碼模塊開發(fā)，將使現(xiàn)有IP在未來應(yīng)用中得到更好的復(fù)用，也可以使在不同開發(fā)...
上傳時(shí)間： 2013-11-20
上傳用戶：lnnn30
資源簡(jiǎn)介： QuartusII中利用免費(fèi)IP核的設(shè)計(jì) 作者：雷達(dá)室 以設(shè)計(jì)雙端口RAM為例說明。 Step1：打開QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對(duì)話框，點(diǎn)擊Next；
上傳時(shí)間： 2014-12-28
上傳用戶：fghygef
資源簡(jiǎn)介：基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)
上傳時(shí)間： 2013-10-19
上傳用戶：wudu0932
資源簡(jiǎn)介：ALTERA的FPGA的IP核的源代碼,為使用ALTERA的FPGA的相關(guān)設(shè)計(jì)提供參考.
上傳時(shí)間： 2015-04-18
上傳用戶：ruan2570406
資源簡(jiǎn)介：tcp ip 中arp 詳細(xì)驅(qū)動(dòng)程序及說明文件
上傳時(shí)間： 2013-12-11
上傳用戶：han_zh
資源簡(jiǎn)介：關(guān)于FPGA的一些常識(shí)及含IP核的VHDL設(shè)計(jì)源代碼。
上傳時(shí)間： 2013-12-11
上傳用戶：xmsmh
