這是一個Verilog HDL編寫的RISC cpu的程序，該程序共10個子程序，實現了簡單的RISC cpu，可供初學者參考，學習硬件描述語言，及設計方法。該程序通過了modelsim仿真驗證。
標簽： Verilog RISC HDL cpu
上傳時間： 2015-03-26
上傳用戶：qiao8960
減1計數器 一、設計要求 用Verilog HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能，可以進行自增和自減計數，其計數周期為2^N（N為二進制位數）。 二、設計原理 輸入/輸出說明： d：異步置數數據輸入； q：當前計數器數據輸出； clock：時鐘脈沖； count_en：計數器計數使能控制（1：計數/0：停止計數）； updown：計數器進行自加/自減運算控制（1：自加/0：自減）； load_d
標簽： Verilog 計數器 HDL 減
上傳時間： 2015-03-28
上傳用戶：zycidjl
這是一堆verilog的source code.包含許多常用的小電路.還不錯用.
標簽： verilog source code
上傳時間： 2015-03-29
上傳用戶：lanwei
加法器（使用verilog編寫的）,雖然簡單，但是這也是學習verilog最基礎的東西！希望大家一起學習！
標簽： verilog 加法器 編寫
上傳時間： 2013-12-10
上傳用戶：410805624
這是用verilog寫的一個簡單的處理器，雖然只具有5個指令，但是可以透過這個範例，來了解到cpu的架構，與如何開發處理器，相信會有很大的啟發。
標簽： verilog
上傳時間： 2014-12-08
上傳用戶：ikemada
用verilog編寫的網卡芯片rtl級。前仿后仿都通過了，可以在modelsim上運行察看
標簽： verilog rtl 編寫 網卡芯片
上傳時間： 2015-03-31
上傳用戶：lxm
結合XILINXCPLD所做的模擬RS232通信verilog源程序
標簽： XILINXCPLD verilog 232 RS
上傳用戶：hustfanenze
能綜合的YCrCb2RGB模塊（verilog)_采用3級流水線,用fpga做小數運算，還有就是流水線技術
標簽： YCrCb2RGB verilog fpga 模塊
上傳時間： 2013-12-06
上傳用戶：aa17807091
我用過的verilog hdl寫的SDRAM core源程序,經過測試應用
標簽： verilog SDRAM core hdl
上傳用戶：15071087253
This free cpu-ip! use verilog
標簽： verilog cpu-ip This free
上傳時間： 2015-04-02
上傳用戶：lz4v4
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