以太網(wǎng)10/100M IP核Verilog源碼，可綜合。
標簽： Verilog 100 10 以太網(wǎng)
上傳時間： 2015-04-16
上傳用戶：zhyiroy
一個嵌入式RISC CPU 的Verilog 設(shè)計源碼，可綜合。內(nèi)含詳細的設(shè)計文擋。
標簽： Verilog RISC CPU 嵌入式
上傳用戶：tianjinfan
用verilog實現(xiàn)濾波器的功能，通過軟件綜合仿真，在利用FPGA實現(xiàn)
標簽： verilog 濾波器
上傳時間： 2013-12-14
上傳用戶：lanhuaying
this is a trade sale system realized by java. It can run some easy functions and has a good design pattern CVS. A good project to learn CVS.
標簽： functions realized design system
上傳時間： 2015-04-17
上傳用戶：sz_hjbf
ALTERA sdram vhdl與verilog參考設(shè)計
標簽： verilog ALTERA sdram vhdl
上傳時間： 2014-01-03
上傳用戶：趙云興
用verilog寫的很好的cpu core
標簽： verilog core cpu
上傳用戶：海陸空653
初學verilog HDL時 找的好資料 大家共享
標簽： verilog HDL 家
上傳時間： 2015-04-19
上傳用戶：wfeel
SCS-C is another port to C of Goldberg s Simple Classifier System, with a few extensions.
標簽： Classifier extensions Goldberg another
上傳時間： 2013-12-10
上傳用戶：l254587896
Artech.House.Publishers.Radar.System.Performance.Modeling.Second.Edition.Dec.2004.eBook-DDU.pdf
標簽： Performance Publishers eBook-DDU Modeling
上傳時間： 2013-12-24
上傳用戶：skhlm
一個很好的利用verilog編程實現(xiàn)的cpu程序，一定要好好利用。
標簽： verilog cpu 編程實現(xiàn) 程序
上傳時間： 2015-04-20
上傳用戶：luopoguixiong
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