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system verilog

是verilog例子。初級(jí)適用。包括了簡(jiǎn)單的例子。

是verilog例子。初級(jí)適用。包括了簡(jiǎn)單的例子。

標(biāo)簽： verilog

上傳時(shí)間： 2013-12-25

上傳用戶(hù)：lixinxiang
Verilog HDL程序

Verilog HDL程序，對(duì)硬件開(kāi)發(fā)有興趣或需要的朋友趕快down下來(lái)

標(biāo)簽： Verilog HDL 程序

上傳時(shí)間： 2014-12-09

上傳用戶(hù)：com1com2
FinC is Fava in C! A C-like syntax language. It s designed to apply to embededd system.

FinC is Fava in C! A C-like syntax language. It s designed to apply to embededd system.

標(biāo)簽： designed embededd language C-like

上傳時(shí)間： 2014-01-01

上傳用戶(hù)：zhenyushaw
openaccess與verilog互相轉(zhuǎn)化時(shí)所用的源代碼

openaccess與verilog互相轉(zhuǎn)化時(shí)所用的源代碼，在安裝了openaccess的windows和linux上都可以使用。

標(biāo)簽： openaccess verilog 轉(zhuǎn)化源代碼

上傳時(shí)間： 2015-04-23

上傳用戶(hù)：maizezhen
用Verilog DHL語(yǔ)言編寫(xiě)的一個(gè)數(shù)字鐘程序,除了基本計(jì)數(shù),還具有校時(shí),鬧鐘功能

用Verilog DHL語(yǔ)言編寫(xiě)的一個(gè)數(shù)字鐘程序,除了基本計(jì)數(shù),還具有校時(shí),鬧鐘功能

標(biāo)簽： Verilog DHL 語(yǔ)言編寫(xiě)

上傳時(shí)間： 2013-12-15

上傳用戶(hù)：維子哥哥
pic cpu source code. it is writed in the verilog source code. it can work on the 40Mhz high speed.

pic cpu source code. it is writed in the verilog source code. it can work on the 40Mhz high speed.

標(biāo)簽： source code the verilog

上傳時(shí)間： 2014-01-22

上傳用戶(hù)：曹云鵬
Lattice公司的A Verilog HDL Test Bench Primer應(yīng)用手冊(cè)

Lattice公司的A Verilog HDL Test Bench Primer應(yīng)用手冊(cè)

標(biāo)簽： Lattice Verilog Primer Bench

上傳時(shí)間： 2015-04-25

上傳用戶(hù)：宋桃子
八位的偽隨機(jī)數(shù)產(chǎn)生的verilog文件linear-feedback-shift-register

八位的偽隨機(jī)數(shù)產(chǎn)生的verilog文件linear-feedback-shift-register

標(biāo)簽： linear-feedback-shift-register verilog 偽隨機(jī)

上傳時(shí)間： 2015-04-25

上傳用戶(hù)：fandeshun
硬件uart源程序verilog HDL

硬件uart源程序verilog HDL，即相關(guān)文檔

標(biāo)簽： verilog uart HDL 硬件

上傳時(shí)間： 2015-04-25

上傳用戶(hù)：pompey
verilog語(yǔ)言建模資料

verilog語(yǔ)言建模資料，從網(wǎng)上整理的，

標(biāo)簽： verilog 語(yǔ)言建模

上傳時(shí)間： 2014-01-05

上傳用戶(hù)：zhuimenghuadie