194個Protel99ses設計經典電路原理圖PCB工程文件合集，可以做為你的學習設計參考1820溫度采集.ddb2003院電子競賽.ddb2005CCTVROBOT.ddb2051流水燈.ddb232通信電路.ddb300M射頻遙控電路.ddb458通信.ddb4X4動態掃描鍵盤.ddb4X4鍵盤.ddb51單片機最小系統.ddb555延時關燈.ddb61A板電路原理圖.DDB8人表決器.ddbADC0832.DDBaltra下載電纜.DDBARM7MP3.ddbARMPower.ddbAtmega128.DDBATMEGA162.ddbATmega8最小系統板.ddbAVR.LibAVRJTAG.ddbAVR_KIT_MAINBOARD_v23_M2_OUT.DDBAVR_OSD.DDBAVR下載器.DDBBH1417+2051.DDBC2051紅外遙控器.DdbCCD_control_1.ddbCLAADD8S.DDBCOM-RS232.ddbcommon.ddbdatacollector.ddbdds-huang1.ddbDDS_FPGA.ddbDDS_FPGA_OK.ddbDS12887.DDBFPGA-10K10單片機配置.DDBFPGA下載線.DdbGpro--桂電燒.DDBhuangqin.ddbhuangqin_2007-11-20.ddbI2C脈寬調制器.ddbICL7107.DDBIDE-TO-USB.ddbISP下載線.Ddbj113與k399功放.ddbLED電子鐘.ddbLIJING.ddbLM3886功率放大器.DdbLM3S101核心板.ddbLPC2131pack.DdbLPC2292.ddbMAX7219.DDBMCU-Control.DDBOLED.ddbPCB1.DDBPCB11.DDBPCM語音編解碼.ddbPC紅外遙控器.ddbPT2262_PT2272無線收發-OK.DdbPT2262_PT2272無線收發.DdbPWM電機驅動.ddbRTL8019網卡.ddbSD_CARD_99SE.DDBTC1297功放.ddbTDA2004功放.ddbTDA2030功放.ddbTDA7240 功放.ddbTDA7294.ddbTDA7294功放.ddbtest.ddbWIGGLE.DDB三極管動態LED.ddb串行LCD驅動.Ddb串行顯示模塊.ddb串行點陣LCD.ddb串行鍵盤165-完成.ddb串行鍵盤165.ddb主控板.DDB主控板1.DDB交通燈交通燈.ddb低頻功率放大器.ddb信號號發生器.ddb光控變色蠕蟲.ddb八路AD.ddb具有看門狗的單片機電機控制.ddb冷光電源.ddb出租車計費器.ddb單片機在線編程板-下載板.Ddb單片機編碼-機器人.Ddb單片機編碼2-機器人.Ddb單片機解碼-機器人.Ddb單片機解碼2-機器人.Ddb參考電路.DDB雙15V+5V穩壓電源.ddb雙穩壓電源.Ddb基于1302的萬年歷8951.ddb基于M16的信號采集系統.ddb基于MC145170的調頻鎖相環收音機.Ddb聲控延時燈.ddb多功能定時器.ddb多功能編程器.ddb完美的編程器.DDB巡線板.DDB常用封裝庫1.Ddb常用庫元件.Ddb廣西電子競賽.ddb序列號發生器.ddb彩電待機節電器.DDB微機綜合設計.ddb手機.DDB打印專用.Ddb控制板.DDB搜球機.ddb搜球機_完成.ddb搜球機通信電路.ddb放大器.DDB教室燈控制器.ddb數字電位器.Ddb數字鐘1.ddb數控電壓表.ddb數控電源.DDB數控直流電流源.ddb數碼管1.DDB數碼音響修改完成無線串口通信.ddb無線報警器.ddb智能充電器--OK.ddb智能充電器-huang.DDB智能車--完成.ddb最簡單的AVR編程器模電實驗.ddb步進電機控制-修改版.DDB水開報警器.ddb水溫控制器.ddb汽車防盜器.ddb波形發生器1.Ddb波形發生器1完成.Ddb渦流測厚儀渦流測厚儀-8位低精度.ddb渦流測厚儀.ddb液體點滴速度監控裝置.ddb溫度定時巡檢系統.ddb溫濕度控制.ddb濾波器.ddb激光測液位.Ddb電機伺服控制.ddb電機控制電路.ddb電機驅動模塊.ddb電源.ddb電話報警器.ddb直接合成信號發生器.ddb看門狗MAX813L.ddb穩壓電源.ddb簡易51單片機編程器簡易無線紅外耳機.ddb簡易編程器-盧打印.DDB簡易編程器-黃.Ddb簡易頻率特性測試儀.ddb精密光電放大器0.ddb精密光電放大器1-黃.ddb精密恒流源數控部分.ddb精密放大器1.ddb紅外發射器.ddb紅外循跡.ddb紅外接收頭放大與整形電路.ddb紅外控制燈.ddb紅外線光控開關.ddb紅外遙控數字鐘.Ddb紅外遙控電子鐘.ddb耳機放大器.ddb自制PIC單片機編程器電路.DDB自適應巡線板.ddb舞蹈機器人.ddb調光電路.ddb通用放大器-錯誤.Ddb通用放大器.Ddb鐵人三項.ddb鎖相環函數發生器-修改.Ddb鎖相環函數發生器-原版.Ddb鎖相環函數發生器_優化版.ddb鎖相環電機穩速.ddb頻率計.ddb高精度信號放大與采集器.ddb高精度頻率計.ddb
標簽： protel99ses 電路 原理圖 pcb
上傳時間： 2021-10-25
上傳用戶：slq1234567890
lm75A溫度數字轉換器 FPGA讀寫實驗Verilog邏輯源碼Quartus工程文件+文檔資料,FPGA為CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做為你的學習設計參考。LM75A 是一個使用了內置帶隙溫度傳感器和模數轉換技術的溫度數字轉換器。它也是一個溫度檢測器，可提供一個過熱檢測輸出。LM75A 包含許多數據寄存器：配置寄存器用來存儲器件的某些配置，如器件的工作模式、OS 工作模式、OS 極性和OS 故障隊列等（在功能描述一節中有詳細描述）；溫度寄存器（Temp），用來存儲讀取的數字溫度；設定點寄存器（Tos & Thyst），用來存儲可編程的過熱關斷和滯后限制，器件通過2 線的串行I2C 總線接口與控制器通信。LM75A 還包含一個開漏輸出（OS），當溫度超過編程限制的值時該輸出有效。LM75A 有3 個可選的邏輯地址管腳，使得同一總線上可同時連接8個器件而不發生地址沖突。LM75A 可配置成不同的工作條件。它可設置成在正常工作模式下周期性地對環境溫度進行監控或進入關斷模式來將器件功耗降至最低。OS 輸出有2 種可選的工作模式：OS 比較器模式和OS 中斷模式。OS 輸出可選擇高電平或低電平有效。故障隊列和設定點限制可編程，為了激活OS 輸出，故障隊列定義了許多連續的故障。溫度寄存器通常存放著一個11 位的二進制數的補碼，用來實現0.125℃的精度。這個高精度在需要精確地測量溫度偏移或超出限制范圍的應用中非常有用。正常工作模式下，當器件上電時，OS 工作在比較器模式，溫度閾值為80℃，滯后75℃，這時，LM75A就可用作一個具有以上預定義溫度設定點的獨立的溫度控制器。module LM75_SEG_LED ( //input input sys_clk ,input sys_rst_n ,inout sda_port ,//output output wire seg_c1 ,output wire seg_c2 ,output wire seg_c3 ,output wire seg_c4 ,output reg seg_a ,output reg seg_b ,output reg seg_c ,output reg seg_e ,output reg seg_d ,output reg seg_f ,output reg seg_g ,output reg seg_h , output reg clk_sclk );//parameter define parameter WIDTH = 8;parameter SIZE = 8;//reg define reg [WIDTH-1:0] counter ;reg [9:0] counter_div ;reg clk_50k ;reg clk_200k ;reg sda ;reg enable ;
上傳時間： 2021-10-27
上傳用戶：
FPGA采樣AD9238數據并通過VGA波形顯示例程 Verilog邏輯源碼Quartus工程文件+文檔說明,FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模塊型號為 AN9238，最大采樣率 65Mhz，精度為12 位。實驗中把 AN9238 的 2 路輸入以波形方式在 HDMI 上顯示出來，我們可以用更加直觀的方式觀察波形，是一個數字示波器雛形。module top( input clk, input rst_n, output ad9238_clk_ch0, output ad9238_clk_ch1, input[11:0] ad9238_data_ch0, input[11:0] ad9238_data_ch1, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue);wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire grid_hs;wire grid_vs;wire grid_de;wire[7:0] grid_r;wire[7:0] grid_g;wire[7:0] grid_b;wire wave0_hs;wire wave0_vs;wire wave0_de;wire[7:0] wave0_r;wire[7:0] wave0_g;wire[7:0] wave0_b;wire wave1_hs;wire wave1_vs;wire wave1_de;wire[7:0] wave1_r;wire[7:0] wave1_g;wire[7:0] wave1_b;wire adc_clk;wire adc0_buf_wr;wire[10:0] adc0_buf_addr;wire[7:0] adc0_bu
上傳時間： 2021-10-27
上傳用戶：qingfengchizhu
STM32F103單片機設計心率傳感器軟件工程源碼,完整的工程文件，可以做為你的設計參考。
上傳時間： 2021-11-24
上傳用戶：
基于FPGA設計的字符VGA LCD顯示實驗Verilog邏輯源碼Quartus工程文件+文檔說明,通過字符轉換工具將字符轉換為 8 進制 mif 文件存放到單端口的 ROM IP 核中，再從ROM 中把轉換后的數據讀取出來顯示到 VGA 上，FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上傳時間： 2021-12-18
上傳用戶：
基于FPGA設計的sdram讀寫測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明，DRAM選用海力士公司的 HY57V2562 型號,容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數據寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號都是時鐘信號。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
標簽： fpga sdram verilog quartus
上傳時間： 2021-12-18
上傳用戶：
基于FPGA設計的vga顯示測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明，FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
標簽： fpga vga顯示 verilog quartus
上傳時間： 2021-12-19
上傳用戶：kingwide
FPGA片內FIFO讀寫測試Verilog邏輯源碼Quartus工程文件+文檔說明，使用 FPGA 內部的 FIFO 以及程序對該 FIFO 的數據讀寫操作。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時鐘 input rst_n //復位信號，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO寫數據wire wr_en; //FIFO寫使能wire rd_en; //FIFO讀使能wire[15:0] r_data; //FIFO讀數據wire full; //FIFO滿信號 wire empty; //FIFO空信號 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產生FIFO寫入的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 開始寫FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO滿 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///產生FIFO讀的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO滿, 開始讀FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上傳時間： 2021-12-19
上傳用戶：20125101110
EP100伺服系統全套開發資料，包括驅動板4層、控制板4層、顯示板2層AD設計原理圖+PCB工程文件+keil源代碼工程文件+硬件說明書，AD09設計的工程文件，包括完整的原理圖和PCB文件，已制板驗證，可以做為你的設計參考。
上傳時間： 2022-01-11
上傳用戶：
US-110超聲波測距模塊ALTIUM設計硬件原理圖+PCB工程文件+CS100A-CS102等相關器件技術資料，US-110： 10mm收發一體探頭。
標簽： 超聲波測距模塊
上傳時間： 2022-01-27
上傳用戶：
