PCI總線是目前最為流行的一種局部性總線 通過(guò)對(duì)PCI總線一些典型功能的分析以及時(shí)序的闡述，利用VetilogHDL設(shè)計(jì)了一個(gè)將非PCI功能設(shè)備轉(zhuǎn)接到PC1總線上的IP Core 同時(shí)，通過(guò)在ModeISim SE PLUS 6．0 上運(yùn)行測(cè)試程序模塊，得到了理想的仿真數(shù)據(jù)波形，從軟件上證明了功能的實(shí)現(xiàn)。
標(biāo)簽： VeriIog Core PCI HDL
上傳時(shí)間： 2014-12-30
上傳用戶：himbly
介紹了SoPC（System on a Programmable Chip）系統(tǒng)的概念和特點(diǎn)，給出了基于PLB總線的異步串行通信（UART）IP核的硬件設(shè)計(jì)和實(shí)現(xiàn)。通過(guò)將設(shè)計(jì)好的UART IP核集成到SoPC系統(tǒng)中加以驗(yàn)證，證明了所設(shè)計(jì)的UART IP核可以正常工作。該設(shè)計(jì)方案為其他基于SoPC系統(tǒng)IP核的開(kāi)發(fā)提供了一定的參考。
上傳時(shí)間： 2013-11-12
上傳用戶：894448095
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫(kù)的模塊，仿真時(shí)該文件也要加入工程。（在 ISE中點(diǎn)中該核，在對(duì)應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
標(biāo)簽： modelsim 仿真 IP核 仿真庫(kù)
上傳時(shí)間： 2013-10-20
上傳用戶：lingfei
7.4 基于IP CORE的BLOCK RAM設(shè)計(jì)修改稿。
上傳時(shí)間： 2013-11-07
上傳用戶：sammi
定制簡(jiǎn)單LED的IP核的設(shè)計(jì)源代碼
上傳時(shí)間： 2013-10-19
上傳用戶：gyq
這一節(jié)的目的是使用XPS為ARM PS 處理系統(tǒng) 添加額外的IP。從IP Catalog 標(biāo)簽添加GPIO，并與ZedBoard板子上的8個(gè)LED燈相連。當(dāng)系統(tǒng)建立完后，產(chǎn)生bitstream，并對(duì)外設(shè)進(jìn)行測(cè)試。本資料為源代碼，原文設(shè)計(jì)過(guò)程詳見(jiàn)：【 玩轉(zhuǎn)賽靈思Zedboard開(kāi)發(fā)板（4）：如何使用自帶外設(shè)IP讓ARM PS訪問(wèn)FPGA？】 硬件平臺(tái)：Digilent ZedBoard 開(kāi)發(fā)環(huán)境：Windows XP 32 bit 軟件： XPS 14.2 +SDK 14.2
標(biāo)簽： ZedBoard FPGA ARM 訪問(wèn)
上傳時(shí)間： 2013-11-06
上傳用戶：yuchunhai1990
對(duì)于利用LabVIEW FPGA實(shí)現(xiàn)RIO目標(biāo)平臺(tái)上的定制硬件的工程師與開(kāi)發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計(jì)構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊?；谝呀?jīng)驗(yàn)證的設(shè)計(jì)進(jìn)行代碼模塊開(kāi)發(fā)，將使現(xiàn)有IP在未來(lái)應(yīng)用中得到更好的復(fù)用，也可以使在不同開(kāi)發(fā)人員和內(nèi)部組織之間進(jìn)行共享和交換的代碼更好服用
標(biāo)簽： LabVIEW FPGA IP核 模塊設(shè)計(jì)
上傳時(shí)間： 2013-10-14
上傳用戶：xiaodu1124
QuartusII中利用免費(fèi)IP核的設(shè)計(jì) 作者：雷達(dá)室 以設(shè)計(jì)雙端口RAM為例說(shuō)明。 Step1：打開(kāi)QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對(duì)話框，點(diǎn)擊Next；
上傳時(shí)間： 2013-10-18
上傳用戶：909000580
基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)
上傳時(shí)間： 2013-10-19
上傳用戶：wudu0932
ISE新建工程及使用IP核步驟詳解
上傳時(shí)間： 2015-01-01
上傳用戶：liuxinyu2016
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
