多款FPGA CPLD開發(fā)板的原理圖，很好的線路設(shè)計(jì)參考
標(biāo)簽： FPGA CPLD 開發(fā)板 原理圖
上傳時(shí)間： 2013-08-18
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CRC校驗(yàn)碼并行計(jì)算的FPGA實(shí)現(xiàn),PDF打開
標(biāo)簽： FPGA CRC 校驗(yàn)碼
上傳用戶：vmznxbc
基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
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FPGA/CPLD 初級(jí)教程 適合與初學(xué)者
標(biāo)簽： FPGA CPLD 教程 與初學(xué)者
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FPGA設(shè)計(jì)流程，相當(dāng)經(jīng)典，好東西大家分享
標(biāo)簽： FPGA 設(shè)計(jì)流程
上傳用戶：daguogai
基于FPGA的JPEG圖像壓縮芯片設(shè)計(jì)
標(biāo)簽： FPGA JPEG 圖像壓縮 芯片設(shè)計(jì)
上傳用戶：木子葉1
這是一本介紹FPGA設(shè)計(jì)過程中關(guān)鍵問題的資料書,對(duì)參加面試或工程設(shè)計(jì)有一定幫助
標(biāo)簽： FPGA 過程
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lab1——FPGA這個(gè)文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開發(fā)板上實(shí)現(xiàn)
標(biāo)簽： verilog FPGA Hdl 如何使用
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FPGA-based link layer chip S19202 configuration
標(biāo)簽： configuration FPGA-based S19202 layer
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FPGA設(shè)計(jì)常用資料大全，內(nèi)含一些代碼，還算比較全吧
標(biāo)簽： FPGA 常用資料
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