IC 特色 : ˙ 半諧振模式之 ZVS零電壓切換 , 能有效降低切換損失 , 提高效率 , 并具展頻功能 , 改善EMI . ˙ 輕 / 重載的 Duty Factor 皆在 CCM 與 dcm 邊緣 , 是最能發揮次級 "同步整流" 效率的一種工作模式 . ˙ 空載時進入 Cycle Skipping ( Typical 0.3W ) , 有效達成環保規範 . ˙ 內建 "LEB前緣遮沒" 功能 , 避免電流迴授失真 . ˙ 能隨輸入電壓變化 , 自動補償 OPP過功率保護點 . ˙ 精密的 OVP 過壓保護點可自行設定 . ˙ 完整的保護功能 : OVP過壓保護 , OCP過流保護 , OPP過載保護 , SWP線圈短路保護 , SCP輸出短路保護 , OTP過溫度保護 .
上傳時間： 2014-12-24
上傳用戶：回電話#
在dcm狀態下選擇：Uin－電源輸入直流電壓Uinmin－電源輸入直流電壓最小值D－占空比Np－初級繞組匝數Lp－初級繞組電感量Ae－磁芯有效面積Ip－初級峰值電流f－開關頻率Ton－開關管導通時間I－初級繞組電流有效值η－開關電源效率J－電流密度
上傳時間： 2013-12-16
上傳用戶：我們的船長
目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(dcm)。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和dcm等，如圖1所示。
上傳時間： 2014-01-01
上傳用戶：maqianfeng
目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(dcm)。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和dcm等，如圖1所示。
上傳時間： 2013-11-20
上傳用戶：563686540
具有讀取醫學文件dicom，后綴為.dcm。 毒氣候并轉化為bmp格式并顯示出來
上傳時間： 2013-12-03
上傳用戶：上善若水
DDR SDRAM控制器的VHDL源代碼，含詳細設計文檔。 The DDR, dcm, and SelectI/O™ features in the Virtex™ -II architecture make it the perfect choice for implementing a controller of a Double Data Rate (DDR) SDRAM. The Digital Clock Manager (dcm) provides the required Delay Locked Loop (DLL), Digital Phase Shift (DPS), and Digital Frequency Synthesis (DFS) functions. This application note describes a controller design for a 16-bit DDR SDRAM. The application note and reference design are enhanced versions of XAPP200 targeted to the Virtex-II series of FPGAs. At a clock rate of 133 MHz, 16-bit data changes at both clock edges. The reference design is fully synthesizable and achieves 133 MHz performance with automatic place and route tools.
上傳時間： 2014-11-01
上傳用戶：l254587896
這是當前比較新的醫療影像開發和傳輸文檔，里面包含了所有dcm文件的定義，及儲存傳輸等
上傳時間： 2017-09-11
上傳用戶：qiao8960
BUCKBOOST電路原理分析uck變換器：也稱降壓式變換器，是一種輸出電壓小于輸入電壓的單管不隔離直流變換器。 圖中，Q為開關管，其驅動電壓一般為PWM(Pulse、width、modulation脈寬調制)信號，信號周期為Ts，則信號頻率為f=1/Ts，導通時間為Ton，關斷時間為Toff，則周期Ts=Ton+Toff，占空比Dy=、Ton/Ts。 Boost變換器：也稱升壓式變換器，是一種輸出電壓高于輸入電壓的單管不隔離直流變換器。 開關管Q也為PWM控制方式，但最大占空比Dy必須限制，不允許在Dy=1的狀態下工作。電感Lf在輸入側，稱為升壓電感。Boost變換器也有CCM和dcm兩種工作方式 Buck/Boost變換器：也稱升降壓式變換器，是一種輸出電壓既可低于也可高于輸入電壓的單管不隔離直流變換器，但其輸出電壓的極性與輸入電壓相反。Buck/Boost變換器可看做是Buck變換器和Bo
上傳時間： 2021-10-18
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系統論述開關變換器建模與控制方面的基本原理、基本方法、基本仿真技術以及使用設計方法。主要內容有CCM\dcm模式下的開關變換器建模，開關變換器的仿真技術，等等
標簽： 開關變換器
上傳時間： 2022-04-21
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本書系統講解通信網絡領域Xilinx FPGA內部的IP硬核。以流行的Xilinx Virtex-6型號芯片舉例，涵蓋Xilinx FPGA在通信領域主流的IP核，闡述Xilinx FPGA時鐘資源和dcm、PLL和MMCM時鐘管理器的特性和使用方法；介紹基于Block RAM資源生成ROM、RAM、FIFO和CAM核的使用過程。闡述TEMAC核背景知識、內部結構、接口時序和配置參數，給出生成實例；介紹LVDS技術規范、源同步實現方案和去偏移技術，講解Xilinx FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法；闡述Xilinx FPGA DDR3控制器IP核的結構組成、模塊劃分、接口信號和物理約束等。
上傳時間： 2022-06-11
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