《三江學(xué)院師資管理系統(tǒng)》 核心模塊功能簡介 《三江學(xué)院師資管理系統(tǒng)》是基于B/S架構(gòu)的Web應(yīng)用程序，校園網(wǎng)上任何合法用戶可以直接訪問。一期工程實(shí)現(xiàn)了該系統(tǒng)的核心功能模塊，包括安全認(rèn)證、教師信息維護(hù)、學(xué)科信息維護(hù)、部分報(bào)表打印等功能，該系統(tǒng)已投入試運(yùn)行。目前該系統(tǒng)安裝在計(jì)算機(jī)系應(yīng)用軟件開發(fā)組服務(wù)器上，內(nèi)網(wǎng)IP地址為192.168.xxx.xxx。需要訪問師資系統(tǒng)的用戶請(qǐng)?jiān)跒g覽器地址欄輸入
標(biāo)簽： Web 管理系統(tǒng) 核心 架構(gòu)
上傳時(shí)間： 2014-01-09
上傳用戶：獨(dú)孤求源
基于B樣條小波邊緣檢測(cè)算子的應(yīng)用研究，摘自圖形圖像學(xué)報(bào)
標(biāo)簽： 邊緣檢測(cè) 應(yīng)用研究
上傳時(shí)間： 2014-11-28
上傳用戶：來茴
Verilog HDL硬件描述語言 01簡介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達(dá)式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數(shù)據(jù)流模型化.PDF 08行為建模.PDF 09結(jié)構(gòu)建模.PDF 10其它論題.PDF 11驗(yàn)證.PDF 12建模實(shí)例.PDF 13語法參考.PDF
上傳時(shí)間： 2013-12-28
上傳用戶：Andy123456
四種加密解密算法的源代碼/*輾轉(zhuǎn)相除法求a,b的最大公因數(shù)*/
上傳時(shí)間： 2015-09-11
上傳用戶：GavinNeko
Ma tla b 是當(dāng)今使用最為廣泛的數(shù)學(xué)軟件，它具有相當(dāng)強(qiáng)大的數(shù)值計(jì)算、數(shù)據(jù)處理、系統(tǒng) 分析、圖形顯示、甚至符號(hào)運(yùn)算功能，是一個(gè)完整的數(shù)學(xué)平臺(tái)，但是它不能實(shí)現(xiàn)端口操作和 實(shí)時(shí)控制Borland C + +Builder是一種新穎的可視化編程語言，可方便實(shí)現(xiàn)交互界面、數(shù)據(jù) 采集和端口操作等，但是它在數(shù)值處理分析和算法工具等方面，效率遠(yuǎn)遠(yuǎn)低于Matlab語言
標(biāo)簽： tla Ma 數(shù)學(xué)軟件
上傳時(shí)間： 2014-01-24
上傳用戶：牛津鞋
王金明的Verilog HDL程序集合，包含各個(gè)常用的程序
上傳時(shí)間： 2013-11-26
上傳用戶：星仔
Bing is a point-to-point bandwidth measurement tool (hence the b ), based on ping. Bing determines the real (raw, as opposed to available or average) throughput on a link by measuring ICMP echo requests roundtrip times for different packet sizes for each end of the link
標(biāo)簽： Bing point-to-point measurement determines
上傳時(shí)間： 2015-09-15
上傳用戶：lgnf
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 9.1.2 流程圖的設(shè)計(jì) 9.1.3 系統(tǒng)功能描述 9.1.4 邏輯框圖 9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 9.1.6 功能模塊Verilog-HDL描述的模塊化方法 9.1.7 輸入檢測(cè)模塊的詳細(xì)描述及仿真 9.1.8 計(jì)數(shù)模塊的詳細(xì)描述 9.1.9 可編程單脈沖發(fā)生器的系統(tǒng)仿真 9.1.10 可編程單脈沖發(fā)生器的硬件實(shí)現(xiàn) 9.1.11 關(guān)于電路設(shè)計(jì)中常用的幾個(gè)有關(guān)名詞
標(biāo)簽： Verilog-HDL 9.1 功能描述
上傳時(shí)間： 2015-09-16
上傳用戶：chfanjiang
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 9.2.1 LCD顯示單元的工作原理 9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 9.2.5 task的使用方法 9.2.6 for循環(huán)語句的使用方法 9.2.7 二進(jìn)制數(shù)轉(zhuǎn)換BCD碼的硬件實(shí)現(xiàn) 9.2.8 可編程單脈沖發(fā)生器與顯示單元的接口 9.2.9 具有LCD顯示單元的可編程單脈沖發(fā)生器的硬件實(shí)現(xiàn) 9.2.10 編譯指令-"文件包含"處理的使用方法
標(biāo)簽： Verilog-HDL LCD 9.2 顯示單元
上傳時(shí)間： 2014-06-23
上傳用戶：xc216
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 9.3.1 脈沖計(jì)數(shù)器的工作原理 9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.3.3 parameter的使用方法 9.3.4 repeat循環(huán)語句的使用方法 9.3.5 系統(tǒng)函數(shù)$random的使用方法 9.3.6 脈沖計(jì)數(shù)器的Verilog-HDL描述 9.3.7 特定脈沖序列的發(fā)生 9.3.8 脈沖計(jì)數(shù)器的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-HDL parameter 9.3 硬件電路
上傳時(shí)間： 2013-12-14
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