本程序（狀態(tài)機(jī)）使用Verilog HDL語(yǔ)言編寫(xiě)，并通過(guò)QuestaSim仿真。
標(biāo)簽： Verilog HDL 程序 狀態(tài)
上傳時(shí)間： 2013-12-26
上傳用戶：894898248
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示
標(biāo)簽： Verilog-HDL 9.4 硬件電路 測(cè)量
上傳時(shí)間： 2013-12-27
上傳用戶：wangchong
自己編寫(xiě)的一個(gè)verilog HDL小程序，實(shí)現(xiàn)基本的task調(diào)用function的功能，對(duì)初學(xué)者有用。在xilinx的ISE仿真調(diào)試通過(guò)
標(biāo)簽： verilog HDL 編寫(xiě) 程序
上傳時(shí)間： 2014-01-15
上傳用戶：秦莞爾w
一個(gè)介紹Verilog HDL的經(jīng)典資料，覺(jué)得很有用，與大家共同享用。
標(biāo)簽： Verilog HDL
上傳時(shí)間： 2016-08-12
上傳用戶：小鵬
Verilog HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例
標(biāo)簽： Verilog HDL 數(shù)字控制
上傳時(shí)間： 2014-01-20
上傳用戶：亞亞娟娟123
這是一個(gè)用Verilog HDL語(yǔ)言編寫(xiě)的交通燈程序。可以用Quartus II運(yùn)行。
標(biāo)簽： Verilog Quartus HDL 語(yǔ)言
上傳時(shí)間： 2014-01-13
上傳用戶：tonyshao
《Verilog HDL程序設(shè)計(jì)教程》源代碼
標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程
上傳時(shí)間： 2016-08-20
上傳用戶：songyue1991
數(shù)據(jù)交織器 verilog HDL源文件
標(biāo)簽： verilog HDL 數(shù)據(jù) 交織器
上傳時(shí)間： 2013-12-23
上傳用戶：561596
幀同步Verilog HDL源程序 實(shí)現(xiàn)接收機(jī)的同步功能
標(biāo)簽： Verilog HDL 幀同步 源程序
上傳時(shí)間： 2016-08-22
上傳用戶：c12228
lab1——FPGA這個(gè)文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開(kāi)發(fā)板上實(shí)現(xiàn)
標(biāo)簽： FPGA verilog lab1 Hdl
上傳時(shí)間： 2014-10-29
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