Verilog HDL下的4 位數(shù)字頻率計控制模塊源代碼
標簽： Verilog HDL 數(shù)字頻率計 控制模塊
上傳時間： 2016-11-25
上傳用戶：ainimao
16階FIR濾波器--本設(shè)計用VERILOG HDL語言串行DA算法實現(xiàn)16階有限頻率響應(yīng)濾波器！
標簽： VERILOG FIR HDL 濾波器
上傳時間： 2016-11-26
上傳用戶：moshushi0009
本程序是在傳輸流傳輸過程中對節(jié)目時鐘字段進行檢測與修改,采用Verilog HDL 語言進行編程。
標簽： Verilog HDL 程序 傳輸流
上傳時間： 2013-12-27
上傳用戶：s363994250
verilog HDL example .many module .
標簽： verilog example module many
上傳時間： 2014-06-10
采用Verilog HDL語言編寫的曼徹斯特碼， 文件列表： help md.v md_tf.v me.v me_tf.v med.v
標簽： Verilog HDL 語言 編寫
上傳時間： 2016-12-08
上傳用戶：yoleeson
Java source code IP Camera project for studying. Java源代碼的IP攝像頭項目的研究。
標簽： Java studying project Camera
上傳時間： 2016-12-10
上傳用戶：zhyiroy
Verilog HDL程序設(shè)計教程,以可綜合的設(shè)計為重點，同時對仿真和模擬也作了深入闡述。全面介紹了verilog HdL 詞法，語法。
標簽： Verilog HDL 程序設(shè)計 教程
上傳時間： 2014-01-19
上傳用戶：zhangyi99104144
從算法設(shè)計到硬線邏輯的實現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計技術(shù)和方法，結(jié)合DSP算法介紹verilog HdL 設(shè)計。
標簽： Verilog HDL 算法設(shè)計 數(shù)字邏輯
上傳時間： 2016-12-16
上傳用戶：xiaohuanhuan
Verilog HDL 入門教程，可供參考。
標簽： Verilog HDL 入門教程
上傳時間： 2014-07-09
上傳用戶：koulian
選擇VHDL還是verilog HDL，說明文檔
標簽： verilog VHDL HDL
上傳時間： 2013-12-22
上傳用戶：wxhwjf
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