通用異步FIFO設(shè)計(jì)的verilog代碼，來自于opencore
上傳時(shí)間： 2016-11-18
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verilog編寫的異步fifo源代碼，asyn_fifo.v為頂層，調(diào)用其他四個(gè)文件
上傳時(shí)間： 2014-01-11
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使用Verilog硬件描述語言完成了一個(gè)異步FIFO的設(shè)計(jì)，供相關(guān)硬件開發(fā)人員參考。
上傳時(shí)間： 2013-12-31
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使用Verilog編寫的同步FIFO，可通過設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)， FIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡單實(shí)用。
上傳時(shí)間： 2017-04-08
上傳用戶：離殤
FIFO的verilog描述
上傳時(shí)間： 2013-12-01
上傳用戶：llandlu
一個(gè)關(guān)于FIFO的VERILOG程序。很不錯(cuò)的。
上傳時(shí)間： 2014-05-24
上傳用戶：zhaiye
小弟撰寫的類神經(jīng)pca對(duì)圖片的壓縮與解壓縮,對(duì)來源圖片training過後,可使用該張圖像的特性(eigenvalue和eigenvetex)來對(duì)別張圖解壓縮,非常有趣的方式,再設(shè)定threashold時(shí)注意時(shí)值不要過大,因?yàn)檫@牽涉inverse matrex的計(jì)算.
標(biāo)簽： eigenvalue eigenvetex threashol training
上傳時(shí)間： 2015-12-02
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FIFO存儲(chǔ)電路的設(shè)計(jì)與實(shí)現(xiàn)，用verilog實(shí)現(xiàn)fifo的參考設(shè)計(jì)
上傳時(shí)間： 2016-12-13
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固態(tài)硬盤是一種以FLASH為存儲(chǔ)介質(zhì)的新型硬盤。由于它不像傳統(tǒng)硬盤一樣以高速旋轉(zhuǎn)的磁盤為存儲(chǔ)介質(zhì)，不需要浪費(fèi)大量的尋道時(shí)間，因此它有著傳統(tǒng)硬盤不可比擬的順序和隨機(jī)存儲(chǔ)速度。同時(shí)由于固態(tài)硬盤不存在機(jī)械存儲(chǔ)結(jié)構(gòu)，因此還具有高抗震性、無工作噪音、可適應(yīng)惡劣工作環(huán)境等優(yōu)點(diǎn)。隨著計(jì)算機(jī)技術(shù)的高速發(fā)展，固態(tài)硬盤技術(shù)已經(jīng)成為未來存儲(chǔ)介質(zhì)技術(shù)發(fā)展的必然趨勢。 本文以設(shè)計(jì)固態(tài)硬盤控制芯片IDE接口部分為項(xiàng)目背景，通過可編程邏輯器件FPGA，基于ATA協(xié)議并使用硬件編程語言verilog，設(shè)計(jì)了一個(gè)位于設(shè)備端的IDE控制器。該IDE控制器的主要作用在于解析主機(jī)所發(fā)送的IDE指令并控制硬盤設(shè)備進(jìn)行相應(yīng)的狀態(tài)遷移和指令操作，從而完成硬盤設(shè)備端與主機(jī)端之間基本的狀態(tài)通信以及數(shù)據(jù)通信。論文主要完成了幾個(gè)方面的內(nèi)容。第一：論文從固態(tài)硬盤的基本結(jié)構(gòu)出發(fā)，分析了固態(tài)硬盤IDE控制器的功能性需求以及寄存器傳輸、PIO傳輸和UDMA傳輸三種ATA協(xié)議主要傳輸模式所必須遵循的時(shí)序要求，并概括了IDE控制器設(shè)計(jì)的要點(diǎn)和難點(diǎn)；第二：論文設(shè)計(jì)了IDE控制器的總體功能框架，將IDE控制器從功能上分為寄存器部分、頂層控制模塊、異步FIFO模塊、PIO控制模塊、UDMA控制模塊以及CRC校驗(yàn)?zāi)K六大子功能模塊，并分析了各個(gè)子功能模塊的基本工作原理和具體功能設(shè)計(jì)；第三：論文以設(shè)計(jì)狀態(tài)機(jī)流程和主要控制信號(hào)的方式實(shí)現(xiàn)了各個(gè)具體子功能模塊并列舉了部分關(guān)鍵代碼，同時(shí)給出了主要子功能模塊的時(shí)序仿真圖；最后，論文給出了基于PIO傳輸模式和基于UDMA傳輸模式的具體指令操作流程實(shí)現(xiàn)，并通過SAS邏輯分析儀和QuartusⅡ?qū)DE控制器進(jìn)行了功能測試和分析，驗(yàn)證了本論文設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-07-31
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人臉自動(dòng)識(shí)別技術(shù)是模式識(shí)別、圖像處理等學(xué)科的一個(gè)最熱門研究課題之一。隨著社會(huì)的發(fā)展,各方面對(duì)快速有效的自動(dòng)身份驗(yàn)證的要求日益迫切，而人臉識(shí)別技術(shù)作為各種生物識(shí)別技術(shù)中最重要的方法之一，已經(jīng)越來越多的受到重視。對(duì)于具有實(shí)時(shí)，快捷，低誤識(shí)率的高性能算法以及對(duì)算法硬件加速的研究也逐漸展開。 本文詳細(xì)分析了智能人臉識(shí)別算法原理，發(fā)展概況和前景，包括人臉檢測算法，人眼定位算法，預(yù)處理算法，PCA和ICA 算法，詳細(xì)分析了項(xiàng)目情況，系統(tǒng)劃分，軟硬件平臺(tái)的資源和使用。并在ISE軟件平臺(tái)上，用硬件描述語言(verilog HDL)對(duì)算法部分嚴(yán)格按照FPGA代碼風(fēng)格進(jìn)行了RTL 硬件建模，并對(duì)C++算法進(jìn)行了優(yōu)化處理，通過仿真與軟件算法結(jié)果進(jìn)行比對(duì)，評(píng)估誤差，最后在VirtexII Pro FPGA 上進(jìn)行了綜合實(shí)現(xiàn)。 主要研究內(nèi)容如下： 首先，對(duì)硬件平臺(tái)xilinx的VirtexII Pro FPGA 上的系統(tǒng)資源進(jìn)行了描述和研究，對(duì)存儲(chǔ)器sdram,RS-232 串口，JTAG 進(jìn)行了研究和調(diào)試，對(duì)Coreconnect的OPB總線仲裁機(jī)理進(jìn)行了兩種算法的比較，RTL 設(shè)計(jì)，仿真和綜合。利用ISE和VC++軟件平臺(tái)，對(duì)verilog和C++算法進(jìn)行同步比較測試，使每步算法對(duì)應(yīng)正確的結(jié)果。對(duì)軟硬件平臺(tái)的合理使用使得在項(xiàng)目中能盡可能多的充分利用硬件資源，制板時(shí)正確選型，以及加快設(shè)計(jì)和調(diào)試進(jìn)度。其次，對(duì)人臉識(shí)別算法流程中的人臉檢測，人眼定位，預(yù)處理，識(shí)別算法分別進(jìn)行了比較研究，選取其中各自性能最好的一種算法對(duì)其原理進(jìn)行了分析討論。人臉檢測采用adaboost 算法，因其速度和精度的綜合性能表現(xiàn)優(yōu)異。人眼定位采用小塊合并算法，因?yàn)樗哂锌焖?，?zhǔn)確，弱時(shí)實(shí)的特點(diǎn)。預(yù)處理算法采用直方圖均衡加平滑的算法，簡單，高效。 識(shí)別算法采用PCA 加ICA 算法，它能最大的弱化姿態(tài)和光照對(duì)人臉識(shí)別的影響。 最后，使用Verilog HDL 硬件描述語言進(jìn)行算法的RTL 建模，在C++算法的基礎(chǔ)上，保證原來效果的前提下，根據(jù)FPGA 硬件特點(diǎn)對(duì)算法進(jìn)行了優(yōu)化。視頻輸入輸出是人臉識(shí)別的前提，它提供FPGA 上算法需要處理的數(shù)據(jù)，預(yù)處理算法在C++算法的基礎(chǔ)上進(jìn)行了優(yōu)化，最大的減少了運(yùn)算量，提高了運(yùn)算速度，16 位計(jì)算器模塊使得在算法實(shí)現(xiàn)時(shí)可以根據(jù)系統(tǒng)要求，在FPGA的ip 核和自己設(shè)計(jì)的模塊之間選擇性能更好的一個(gè)來調(diào)用，F(xiàn)IFO的設(shè)計(jì)提供同步和異步時(shí)鐘域的數(shù)據(jù)緩存。設(shè)計(jì)在ISE和VC++軟件平臺(tái)同時(shí)進(jìn)行，隨時(shí)對(duì)verilog和C++數(shù)據(jù)進(jìn)行監(jiān)測和比對(duì)。全部設(shè)計(jì)模塊通過仿真，達(dá)到預(yù)定的性能要求，并在FPGA 上綜合實(shí)現(xiàn)。
上傳時(shí)間： 2013-07-13
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